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最新技术
计算装置、方法、板卡和计算机可读存储介质
本披露公开了用于对多比特位宽数值进行处理的计算装置、集成电路板卡、方法和计算机可读存储介质,其中该计算装置可以包括在组合处理装置中,该组合处理装置还可以包括通用互联接口和其他处理装置。所述计算装置与其他处理装置进行交互,共同完成用户指定的计算操作。组合处理装置还可以包括存储装置,该存储装置分别与设备和其他处理装置连接,用于存储该设备和其他处理装置的数据。本披露的方案可以对多比特位宽数值进行拆分,以使得处理器的处理能力不受位宽的影响。
一种基于FPGA的输入分块重映射FFT方法
一种基于FPGA的输入分块重映射FFT方法,它属于FPGA平台上FFT运算速度优化技术领域。本发明解决了现有方法中FFT运算速度慢,并没有对FPGA内部资源进行最大化利用的问题。本发明通过使用改进输入结构的蝶形算法,从FFT的计算过程以及FPGA的硬件架构出发,采用HLS编译工具将并行输入FFT运算中的数据输入重映射模块与蝶形运算系数初始化进IP核中,实现与硬件综合。本发明设计的FFT方法能够在FPGA平台上对并行输入数据进行FFT计算,最大化并行的插值输入信号在FPGA平台上进行FFT的运算效率,时间性能上优于官方提供的IP核,实现了对FPGA内部资源进行最大化利用。本发明可以应用于对FPGA平台上FFT运算速度进行优化。
基于FPGA的数组排序方法、系统及数据压缩方法
本发明提出了一种基于FPGA的数组排序方法、系统及数据压缩方法。方法应用于FPGA数据压缩中,包括:获取待排序数组,待排序数组中的数据按照初始顺序排列,按照初始顺序对数据进行编号,获取初始序号;按照初始顺序从待排序数组中依次选取数据作为第一数据,比较第一数据与待排序数组中的数据的大小,通过标志位记录比较结果,将第一数据的标志位数值相加得到最终序号,最终序号即为第一数据在待排序数组中按升序排序的位置序号。本发明提供的基于FPGA的数组排序方法,只需将数组遍历一次即可完成数组的排序,且时间复杂度不受数据集影响,每一次排序的时间复杂度固定为O=n,解决了现有排序算法排序时间长、排序耗时不固定的问题。
一种面向数据密集型应用的动态可重构处理器
本发明提出一种面向数据密集型应用的动态可重构处理器,其中,方法包括:一种面向数据密集型应用的动态可重构处理器,动态可重构处理器包括一个处理单元阵列、一个片上多bank便签式存储器和一个配置存储器,处理单元阵列由m x n个处理单元PE以二维阵列的形式组成,m和n为正整数,其中,同一行PE连接到同一条总线上,每条总线通过一个交叉选择矩阵单元访问到便签式存储器中的m个bank。本申请提出的方法使得可重用数据高效的在处理单元阵列中流动,避免了相同存储位置数据的重复访问,从源头上减少数据访问量,使动态可重构处理器的循环流水性能得到很大的提升。
一种可定制化嵌入式AI模型落地硬件架构
本发明实施例提供的一种可定制化嵌入式AI模型落地硬件架构,包括:可定制化的电源模块、探测器模块、AI处理器模块、调试模块、外设模块,可定制化的电源模块用于为其它模块供电;可定制化的探测器模块用于采集数据;可定制化的AI处理器模块用于根据需求和场景而定制化的处理器来完成不同的AI模型算法对采集数据的处理和不同的嵌入式功能;可定制化的调试模块,用于为所述可定制化的AI处理器模块提供在线调试;可定制化的外设模块,可以根据需求和场景来定制不同的外设功能与外部通信。本申请中的各个模块可以通过灵活的定制来满足不同的AI模型落地本地实现和不同嵌入式应用场景的需求,实现复杂的AI模型算法、嵌入式功能,满足本地实时性的AI处理和嵌入式处理能力。
基于人工智能的异构计算平台
本发明公开了一种基于人工智能的异构计算平台,包括底层异构硬件平台、系统软件层以及应用软件层,系统软件层运行在底层异构硬件平台上,应用软件层在系统软件层上开发应用。本发明基于人工智能实现了异构计算,采用双冗余交换开关式互连体系架构设计,支持动态扩展和并行处理的系统体系架构,包含硬件系统架构、软件平台设计和内部总线设计。通过增加冗余链路和故障检测电路,可以在单个计算模块或数据链路出现故障时,通过重新配置交换模块的节点转发表,对并行系统进行拓扑重构,使系统具备较强的容错性和故障隔离能力。
一种集中式管理的框式交换机
本申请实施例提供了一种集中式管理的框式交换机,包括:主控板和多个功能单板;主控板包括CPU和总线扩展芯片,每个功能单板包括功能芯片;主控板的CPU通过总线扩展芯片分别与各功能单板的功能芯片连接。主控板的CPU与各功能单板的功能芯片以预设总线协议通信。以实现去除功能单板上的CPU,大幅降低框式交换机的整机成本。
一种内嵌FPGA的众核架构及其数据处理方法
本发明公开了一种内嵌FPGA的众核架构及其数据处理方法,所述众核架构包括众核阵列,所述众核阵列包括多个计算核和至少一个集成FPGA的处理核,所述处理核与所述多个计算核设置同步时钟,所述处理核与其相邻的计算核通过核间路由进行通信,当前计算核的计算数据通过核间路由从计算核传输至至少一个处理核中的FPGA计算单元进行运算。本发明的有益效果为:通过在众核阵列中集成FPGA的处理核,处理核与其相邻的计算核通过核间路由进行通信,当前计算核的计算数据通过核间路由从计算核传输至至少一个处理核中的FPGA计算单元进行运算,节省了处理时间,提高了运算效率。
组件启动方法及装置、触控芯片和电子设备
本公开涉及一种组件启动方法及装置、触控芯片和电子设备,所述方法包括:根据复位监测信息确定目标复位源,其中,所述复位监测信息包括多个信息单元,各个复位源与各个信息单元具有一一对应的对应关系;根据所述目标复位源从多个启动指令集中确定目标启动指令集;执行所述目标启动指令集以启动所述组件。本公开实施例根据复位监测信息确定目标复位源,根据所述目标复位源从多个启动指令集中确定目标启动指令集,执行所述目标启动指令集以启动所述组件,可以确定异常复位发生的原因,并适应性地根据所述组件发生复位时的目标复位源执行相应启动流程,提高所述组件的异常保护能力。
基于恢复时钟的FPGA芯片时钟域同步方法及相关设备
本发明公开了一种基于恢复时钟的FPGA芯片时钟域同步方法、系统及存储介质,应用于FPGA芯片,FPGA芯片包括SerDes接收模块和时钟选择模块,方法包括:SerDes接收模块从对端发送的数字信号中提取出恢复时钟,在确定恢复时钟稳定后,对恢复时钟进行时钟去抖及生成锁定信号,并将锁定信号及去抖的恢复时钟输出至时钟选择模块;时钟选择模块在接收到锁定信号时,将接收到恢复时钟设置为工作参考时钟,以使FPGA芯片中的其他模块利用工作参考时钟对数字信号进行片内数据传输;本发明采用时钟选择模块将FPGA芯片中的工作参考时钟统一为恢复时钟,可确保片内数据传输无需时钟域转换,进而有效减小数据穿越时延。

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