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16位加法器及其实现方法、运算电路及芯片
本申请实施例提供了一种16位加法器及其实现方法、运算电路和芯片,该16位加法器包括N个进位模块和求和模块;每个进位模块对应第一加数和第二加数中的多个比特位,且包括预处理单元和多个进位计算单元;第n个进位模块包含的预处理单元,用于对对应的第一加数和第二加数中的多个比特位进行预处理;第n个进位模块包含的多个进位计算单元,用于根据预处理的结果和第n-1个进位模块的级间进位参数进行运算,生成第n个进位模块对应的每个比特位的进位输出和第n个进位模块的级间进位参数,基本上实现了并行计算16位二进制数据中每个比特位的进位输出,以用于求和运算,由此可以缩短整个计算过程的时长,提高计算速度。

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