3d nand存储器及其抑制顶层存储层编程串扰的方法
技术领域
本发明涉及半导体制作领域，尤其涉及一种3D NAND存储器及其抑制顶层存储层编程串扰的方法。
背景技术
NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器。
在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。
现有的3D NAND存储器结构包括：半导体衬底；位于半导体衬底上控制栅和隔离层相互层叠的堆叠结构；贯穿堆叠结构的若干通道孔；位于沟道孔的中的存储结构，所述存储结构包括位于所述沟道孔侧壁表面上的电荷存储层和位于电荷存储侧壁表面上的沟道层，每一层控制栅与对应位置的存储结构构成一层存储层或一层伪存储层，每一个沟道孔中的存储结构构成一个存储串，每一个沟道孔中的存储结构与每一个控制栅相交的位置对应为一个存储单元或伪存储单元。
现有技术在对存储层特别是对最上面的一层存储层(顶层存储层)中的某一个存储单元(目标存储单元)进行编程时，顶层存储层中目标存储单元之外的存储单元会被编程所串扰，阈值电压会产生漂移。
发明内容
本发明所要解决的技术问题是在怎样防止在对3D NAND存储器顶层存储层的编程过程中的编程串扰，防止阈值电压的漂移。
本发明提供了一种3D NAND存储器抑制顶层存储层编程串扰的方法，包括：
提供述3D NAND存储器，所述3D NAND存储器包括：若干层堆叠的存储层和位于存储层上若干层堆叠的伪存储层，若干层堆叠的所述存储层中最上面的一层存储层为顶层存储层，与顶层存储层相邻的一层伪存储层为底层伪存储层，每一层存储层中具有若干存储单元，每一层伪存储层中具有与若干所述存储单元排布相同的若干伪存储单元，竖直方向的若干所述存储单元与若干所述伪存储单元构成一个存储串，最底层的存储层与半导体衬底之间具有下选择晶体管，最顶层的伪存储层上还具有上选择晶体管；
在对所述顶层存储层中某一个存储单元进行编程时，将所述顶层存储层与所述底层伪存储层分别对应的控制栅施加相同的编程电压；在进行编程时，所述上选择晶体管打开，下选择晶体管关闭。
可选的，将所述顶层存储层与所述底层伪存储层分别对应的控制栅同时施加相同的编程电压进行操作包括：将所述顶层存储层与所述底层伪存储层连接在一起同时施加相同的编程电压进行操作。
可选的，3D NAND存储器包括：半导体衬底；位于半导体衬底上控制栅和隔离层相互层叠的堆叠结构；贯穿堆叠结构的若干通道孔；位于沟道孔的中的存储结构，所述存储结构包括位于所述沟道孔侧壁表面上的电荷存储层和位于电荷存储侧壁表面上的沟道层，每一层控制栅与对应位置的存储结构构成一层存储层或一层伪存储层，每一个沟道孔中的存储结构构成一个存储串，每一个沟道孔中的存储结构与每一个控制栅相交的位置对应为一个存储单元或伪存储单元。
可选的，所述电荷存储层包括位于沟道孔侧壁表面上的阻挡氧化层、位于阻挡氧化层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿氧化层；所述沟道层填充满剩余的沟道孔。
可选的，在对所述顶层存储层中某一个存储单元进行编程时，将所述顶层存储层与所述底层伪存储层分别对应的控制栅同时施加相同的编程电压进行操作，并在顶层存储层中需要编程的存储单元对应的那个沟道层上施加低电压，在顶层存储层中不需要编程的存储单元对应的沟道层上施加高电压，在底层伪存储层上的若干伪存储层对应的控制栅上施加偏置电压。
可选的，所述在底层伪存储层上的若干伪存储层对应的控制栅上施加偏置电压从远离底层伪存储层方向上逐渐减小。
可选的，在进行读取操作时，将所述顶层存储层和底层伪存储层分开进行操作，只读取顶层存储层中对应的存储单元中的数据。
可选的，在进行擦除操作时，将所述顶层存储层和底层伪存储层连接在一起进行操作，将顶层存储层中的对应的存储单元和底层伪存储层中对应的伪存储单元的中的数据均擦除。
可选的，所述3D NAND存储器还包括：位于若干层堆叠的存储层下方的若干层伪存储层，所述若干层堆叠的存储层中最下面的一层存储层为底层存储层，与底层存储层相邻的一层伪存储层为顶层伪存储层。
可选的，在对所述底层存储层中某一个存储单元进行编程时，将所述底层存储层与所述顶层伪存储层连接在一起同时施加相同的编程电压进行操作。
为了解决上述问题，本发明还提供了一种3D NAND存储器，包括：
若干层堆叠的存储层和位于存储层上若干层堆叠的伪存储层，若干层堆叠的所述存储层中最上面的一层存储层为顶层存储层，与顶层存储层相邻的一层伪存储层为底层伪存储层，每一层存储层中具有若干存储单元，每一层伪存储层中具有与若干所述存储单元排布相同的若干伪存储单元，竖直方向的若干所述存储单元与若干所述伪存储单元构成一个存储串，最底层的存储层与半导体衬底之间具有下选择晶体管，最顶层的伪存储层上还具有上选择晶体管，所述上选择晶体管被配置为在进行编程时打开，所述下选择晶体管被配置为在进行编程时关闭；
在对所述顶层存储层中某一个存储单元进行编程时，所述顶层存储层与所述底层伪存储层分别对应的控制栅被配置为施加相同的编程电压。
可选的，还包括：
半导体衬底；位于半导体衬底上控制栅和隔离层相互层叠的堆叠结构；贯穿堆叠结构的若干通道孔；位于沟道孔的中的存储结构，所述存储结构包括位于所述沟道孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面上的沟道层，每一层控制栅与对应位置的存储结构构成一层存储层或一层伪存储层，每一个沟道孔中的存储结构构成一个存储串，每一个沟道孔中的存储结构与每一个控制栅相交的位置对应为一个存储单元或伪存储单元。
可选的，所述电荷存储层包括位于沟道孔侧壁表面上的阻挡氧化层、位于阻挡氧化层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿氧化层；所述沟道层填充满剩余的沟道孔。
可选的，还包括：
位于若干层堆叠的存储层下方的若干层伪存储层，若干层堆叠的所述存储层中最下面的一层存储层为底层存储层，与底层存储层相邻的一层伪存储层为顶层伪存储层。
可选的，在对所述底层存储层中某一个存储单元进行编程时，所述底层存储层与所述顶层伪存储层被配置为施加相同的编程电压。
与现有技术相比，本发明技术方案具有以下优点：
本发明的3D NAND存储器及其抑制顶层存储层编程串扰的方法，在对所述顶层存储层中某一个存储单元进行编程时，将所述顶层存储层与所述底层伪存储层连接在一起同时施加相同的编程电压进行操作，因而所述顶层存储层与所述底层伪存储层对应的控制栅上均施加相同的编程电压，使得顶层存储层中不需要编程的存储单元的沟道区的电势与底层伪存储层的伪存储单元的沟道区的电势相同，两者之间不存在电势的涨落，热载流子不会注入到顶层存储层中不需要编程的存储单元的电荷存储层中。，即使存在热载流子的注入，热载流子也只会注入到底层伪存储层的伪存储单元对应的电荷存储层中(由于底层伪存储层的伪存储单元沟道区的电势与上层的伪存储层中的伪存储单元沟道区的电势存在涨落，使得热载流子注入到底层伪存储层的伪存储单元的电荷存储层中)，因而顶层存储层中不需要编程的存储单元的阈值电压不会产生漂移，不会受到对顶层存储层需要编程的存储单元编程时的编程串扰，并且，即使底层伪存储层的伪存储单元的电荷存储层中注入了热电子，由于底层伪存储层为非存储层，所以并不参与实际数据的存储，因而不会对3DNAND存储器的性能产生影响。并且，本发明的方法无需改变现有的3D NAND存储器的结构，方便简单。
附图说明
图1-2为本发明实施例3D NAND存储器抑制顶层存储层编程串扰的过程的结构示意图。
具体实施方式
如背景技术所言，现有技术在对存储层特别是对最上面的一层存储层(顶层存储层)中的某一个存储单元(目标存储单元)进行编程时，顶层存储层中目标存储单元之外的存储单元会被编程所串扰，阈值电压会产生偏移。
研究发现，现有在对顶层存储层的某一个存储单元(目标存储单元)进行编程时，需要对顶层存储层对应的整个控制栅上施加高的编程电压，即顶层存储层中目标存储单元之外的存储单元对应的控制栅上也会被施加高的编程电压，使得顶层存储层中目标存储单元之外的其他存储单元和字线之间电势会存在较大的降落，使得外部的部分热电子会被注入到顶层存储层中目标存储单元之外的其他存储单元的电荷存储区中，从而使得顶层存储层中目标存储单元之外的其他存储单元的阈值电压会产生漂移。
进一步研究发现，虽然可以在顶层存储层上形成若干层伪存储层，通过调整伪存储层对应的栅极上施加的偏置电压，以缓冲沟道电势的降落，虽然这种方式可以减小顶层存储层的编程串扰，但是又不能无限制的减小，即顶层存储层仍会存在阈值电压偏移的问题。
为此，本发明提供了一种3D NAND存储器及其抑制顶层存储层编程串扰的方法，在对所述顶层存储层中某一个存储单元进行编程时，将所述顶层存储层与所述底层伪存储层连接在一起同时施加相同的编程电压进行操作，使得顶层存储层中不需要编程的存储单元的阈值电压不会产生漂移，不会受到对顶层存储层需要编程的存储单元编程时的编程串扰。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1-2为本发明实施例3D NAND存储器抑制顶层存储层编程串扰的过程的结构示意图。
参考图1和图2，提供述3D NAND存储器，所述3D NAND存储器包括：若干层堆叠的存储层111和位于存储层111上若干层堆叠的伪存储层112，所述若干层堆叠的存储层111中最上面的一层存储层为顶层存储层120，与顶层存储层120相邻的一层伪存储层为底层伪存储层121，每一层存储层111中具有若干存储单元，每一层伪存储层112中具有与若干存储单元排布相同的若干伪存储单元，竖直方向的若干存储单元与若干伪存储层构成一个存储串31；
在对所述顶层存储层120中某一个存储单元20进行编程时，将所述顶层存储层120与所述底层伪存储层121连接在一起同时施加相同的编程电压进行操作。
所述3D NAND存储器的具体结构，请参考图2，包括：半导体衬底100；位于半导体衬底100上控制栅103和隔离层104相互层叠的堆叠结构；贯穿堆叠结构的若干通道孔；位于沟道孔的中的存储结构126，所述存储结构126包括位于所述沟道孔侧壁表面上的电荷存储层(122、123、124)和位于电荷存储侧壁表面上的沟道层125，每一层控制栅103与对应位置的存储结构126构成一层存储层111或一层伪存储层112，每一个沟道孔中的存储结构构成一个存储串(31a或31b，参考图1)，每一个沟道孔中的存储结构与每一个控制栅相交的位置对应为一个存储单元(20或21)或伪存储单元(42)。本实施例中，仅以两个存储串(31a和31b)作为示例进行说明，在其他实施例中，所述存储串的数量可以为其他数量。
所述电荷存储层包括位于沟道孔侧壁表面上的阻挡氧化层122、位于阻挡氧化层122侧壁表面上的电荷捕获层123以及位于电荷捕获层123侧壁表面上的隧穿氧化层124；所述沟道层125填充满剩余的沟道孔。
所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
所述堆叠结构111的层数，根据垂直方向所需形成的存储单元和伪存储单元的个数来确定，所述堆叠结构111的层数可以为8层、32层、64层等，堆叠结构111的层数越多，越能提高集成度。本实施例中，以伪存储层112的数量为3层作为示例进行说明，在其他实施例中，所述伪存储层112可以为其他数量。
所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种。本实施例中，所述隔离层104的材料为氧化硅。
所述控制栅103包括高K介质层和位于高K介质层表面的金属栅极，所述金属栅极的材料可以为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。
所述高K介质层的材料HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO。
在其他实施例中，所述控制栅103可以包括氧化硅介质层和位于介质层上的多晶硅栅极。
在一实施例中，所述最底层的存储层111与半导体衬底之间具有下选择晶体管，所述下选择晶体管包括位于沟道孔底部的外延半导体层107和位于外延半导体层107两侧的下选择晶体管的控制栅131，所述下选择晶体管的控制栅131与半导体衬底之间具有缓冲介质层101，所述下选择晶体管的控制栅131与最底层的存储层111之间具有隔离介质层132。
在一实施例中，所述最顶层的伪存储层112上还具有上选择晶体管，所述上选择晶体管包括位于沟道层125上的外延半导体层137，和位于外延半导体层137两侧的上选择晶体管栅极134，上选择晶体管栅极134上具有隔离介质层135，外延半导体层137与位线(136a、136b)连接。
请参考图1，本实施例中，在对所述顶层存储层120进行编程时，将所述顶层存储层120与所述底层伪存储层121连接在一起同时施加相同的编程电压进行操作的过程包括：将所述顶层存储层120与所述底层伪存储层121对应的控制栅同时施加相同的编程电压Vpgn，并在顶层存储层120中需要编程的存储单元(存储单元20)对应的那个沟道层上施加低电压(通过位线136a施加，电压为0V)，在顶层存储层120中不需要编程的存储单元(存储单元21)对应的沟道层上施加高电压Vcc(通过位线136b施加)，在底层伪存储层121上的若干伪存储层112对应的控制栅上施加偏置电压(Vbias1、Vbias2)。需要说明的是，在进行编程时，所述上选择晶体管141打开，下选择晶体管140关闭。
本实施例中，通过前述操作，在进行编程时，在对所述顶层存储层120进行编程时，将所述顶层存储层120与所述底层伪存储层121连接在一起同时施加相同的编程电压进行操作，因而所述顶层存储层120与所述底层伪存储层121对应的控制栅上均施加相同的编程电压Vpgn，使得顶层存储层120中不需要编程的存储单元(存储单元21)的沟道区的电势与底层伪存储层121的伪存储单元41的沟道区的电势相同，两者之间不存在电势的涨落，热载流子不会注入到顶层存储层120中不需要编程的存储单元(存储单元21)的电荷存储层中。，即使存在热载流子的注入，热载流子也只会注入到底层伪存储层121的伪存储单元41对应电荷存储层中(由于底层伪存储层121对应的控制栅上施加了编程电压Vpgn，底层伪存储层121上的伪存储层112的控制栅上施加了偏置电压Vbias1(偏置电压小于编程电压)，使得底层伪存储层121中的伪存储单元41的沟道区的电势与底层伪存储层121上的伪存储层中的伪存储单元42沟道区的电势存在涨落，使得热载流子注入到底层伪存储层121的伪存储单元41的电荷存储层中)，因而顶层存储层120中不需要编程的存储单元(存储单元21)的阈值电压不会产生漂移，不会受到对顶层存储层120需要编程的存储单元(存储单元20)编程时的编程串扰，底层伪存储层121的伪存储单元41的电荷存储层中注入了热电子，但由于它不参与实际数据的存储，因而不会对3D NAND存储器的性能产生影响。
在一具体的实施例中，所述编程电压Vpgn的大小为20V，高电压Vcc的大小为3.3V，偏置电压Vbias1的大小为10V，偏置电压Vbias2的大小为7V。
在一实施例中，所述在底层伪存储层121上的若干伪存储层对应的控制栅上施加偏置电压从远离底层伪存储层方向上逐渐减小，以使得伪存储层112沟道的电势能缓冲降落，防止伪存储层沟道区的阈值电压发生漂移，以减小对底层伪存储层121的沟道的阈值电压产生影响。具体的，本实施例中，所述底层伪存储层121上还具有两层伪存储层112，两层伪存储层112的控制栅上对应施加偏置电压Vbias1和偏置电压Vbias2，偏置电压Vbias2小于偏置电压Vbias1。
在一实施例中，在进行读取操作时，将所述顶层存储层120和底层伪存储层121分开进行操作，只读取顶层存储层120中对应的存储单元中的数据，而底层伪存储层施加Vpass电压，大小为7V。
在一实施例中，在进行擦除操作时，将所述顶层存储层120和底层伪存储层121连接在一起进行操作，将顶层存储层中的对应的存储单元和底层伪存储层中对应的伪存储单元的中的数据均擦除。即在进行擦除操作时，将顶层存储层120和底层伪存储层121对应的控制栅连接在一起同时施加相同的擦除电压。
在其他实施例中，所述3D NAND存储器还包括：位于若干层堆叠的存储层下方的若干层伪存储层，所述若干层堆叠的存储层中最下面的一层存储层为底层存储层，与底层存储层相邻的一层伪存储层为顶层伪存储层。在对所述底层存储层中某一个存储单元进行编程时，将所述底层存储层与所述顶层伪存储层连接在一起同时施加相同的编程电压进行操作。
在对所述底层存储层中某一个存储单元进行编程时，将所述底层存储层与所述顶层伪存储层连接在一起同时施加相同的编程电压进行操作的过程与前述实施例中在对所述底层存储层中某一个存储单元进行编程时，将所述底层存储层与所述顶层伪存储层连接在一起同时施加相同的编程电压进行操作的过程类似或相同，具体请参考前述实施例中相应部分的限定或描述。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
