具体实施方式

根据在本说明书或申请中公开的概念对实施例的具体结构或功能描述仅用于描述根据本公开的概念的实施例。根据本公开的概念的实施例可以各种形式执行，并且描述不限于在本说明书或申请中描述的实施例。

下面，将参考附图描述本公开的实施例，使得本公开所属领域的技术人员可执行本公开的技术精神。

本公开的一个实施例提供了一种能够减少编程验证时间的页缓冲器以及包括该页缓冲器的半导体存储器装置。

根据一个实施例，在编程验证操作期间，可以一起验证至少两个编程状态，以减少编程验证操作时间。

图1是用于描述根据本公开的实施例的包括半导体存储器装置的存储器系统的框图。

参照图1，存储器系统1000包括存储器装置1100、控制器1200和主机1300。存储器装置1100包括多个半导体存储器装置100。多个半导体存储装置100可划分为多个组。尽管在本公开的一个实施例中，主机1300被示为并描述为被包括在存储器系统1000中，但存储器系统1000可被配置为仅包括控制器1200和存储器装置1100，并且主机可被配置为设置在存储器系统1000外部。

在图1中，存储器装置1100的多个组GR1-GRn分别通过第一至第n信道CH1-CHn与控制器1200通信。稍后将参考图2描述每个半导体存储器装置100。

组GR1-GRn中的每个组被配置为通过一个公共信道与控制器1200通信。控制器1200被配置为通过多个信道CH1-CHn来控制存储器装置1100的多个半导体存储器100。

在本公开的一个实施例中，在存储器装置1100中所包括的多个半导体存储器装置100在编程验证操作期间使用一个验证电压执行一起验证两个或更多个相邻编程状态的多验证操作。因此，可以改进编程验证操作时间。

控制器1200被连接在主机1300和存储器装置1100之间。控制器1200被配置为响应于来自主机1300的请求来访问存储器装置1100。例如，控制器1200被配置为响应于从主机1300接收到的主机命令Host_CMD来控制存储器装置1100的读取、编程、擦除和后台操作。在编程操作期间，主机1300可与主机命令Host_CMD一起发送待编程数据DATA和地址ADD，并且在读取操作期间，主机1300可与主机命令Host_CMD一起发送地址ADD。在编程操作期间，控制器1200向存储器装置1100发送与编程操作相对应的命令和待编程数据DATA。在读取操作期间，控制器1200向存储器装置1100发送与读取操作相对应的命令，从存储器装置1100接收所读取的数据DATA，并将接收到的数据DATA发送到主机1300。控制器1200被配置为在存储器装置1100和主机1300之间提供接口。控制器1200被配置为驱动用于控制存储器装置1100的固件。

主机1300包括便携式电子装置，诸如计算机、PDA、PMP、MP3播放器、相机、摄录像机或移动电话。主机1300可通过主机命令Host_CMD请求存储器系统1000的编程操作、读取操作、擦除操作等。主机1300可以向控制器1200发送与编程操作相对应的主机命令Host_CMD、数据DATA和地址ADD来用于存储器装置1100的编程操作，并且可以向控制器1200发送与读取操作相对应的主机命令Host_CMD和地址ADD来用于读取操作。此时，地址ADD可以是数据的逻辑地址(逻辑地址块)。

控制器1200和存储器装置1100可被集成到一个半导体存储器装置中。对于一个实施例，控制器1200和存储器装置1100可被集成到一个半导体存储器装置中以配置存储器卡。例如，控制器1200和存储器装置1100可被集成到一个半导体存储器装置中，以配置存储器卡，诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、小型闪存卡(CF)、智能媒体卡(SM或SMC)、存储器棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)和通用闪存装置(UFS)。

作为另一示例，存储器系统1000被设置为诸如以下的电子装置的各种部件中的一个部件，诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、三维电视、数字录音机、数字音频播放器、数字图像记录器、数字图像播放器、数字视频录像机和数字视频播放器、能够在无线环境中发送和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程通信网络的各种电子装置之一、RFID装置或者配置计算系统的各种部件之一。

在一个实施例中，存储器装置1100或存储器系统1000可被安装为各种类型的封装。例如，存储器装置1100或存储器系统1000可以以如下方法来进行封装和安装，诸如封装叠加(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、叠片包装中的管芯、晶圆形式的管芯、板上芯片(COB)、陶瓷双列直插线封装(CERDIP)、塑料公制方形扁平封装(MQFP)、薄方形扁平封装(TQFP)、小外形(SOIC)、收缩小外形封装(SSOP)、薄小外形(TSOP)、系统内封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级加工堆叠封装(WSP)。

图2是用于描述在图1的存储器装置中所包括的半导体存储器装置的示图。

当从图1的控制器1200接收到与编程操作相对应的命令CMD时，根据本公开的一个实施例的半导体存储器装置100可以对连接至所选字线的存储器单元执行编程电压施加操作和编程验证操作。在编程验证操作期间，半导体存储器装置100可以在其中一个验证电压被施加到所选字线的情况下一起验证至少两个编程状态。

参照图2，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140和电压生成电路150。地址解码器120、读写电路130和电压生成电路150可被定义为对存储器单元阵列110执行读取操作的外围电路160。控制逻辑140可被实施为硬件、软件或者硬件和软件的组合。例如，控制逻辑140可以是根据执行控制逻辑代码的算法和/或处理器进行操作的控制逻辑电路。

存储器单元阵列110包括多个存储器块BLK1-BLKz。多个存储器块BLK1-BLKz通过字线WL连接至地址解码器120。多个存储器块BLK1-BLKz通过位线BL1-BLm连接至读写电路130。多个存储器块BLK1-BLKz中的每个存储器块包括多个存储器单元。作为一个实施例，多个存储器单元是非易失性存储器单元。多个存储器单元中被连接至一个字线的多个存储器单元可被定义为一个页。即，存储器单元阵列110可以被配置有多个页。

存储器单元阵列110的多个存储器块BLK1-BLKz中的每个存储器块包括多个存储器串。多个存储器串中的每个存储器串包括串联连接在位线和源极线之间的漏极选择晶体管、多个存储器单元和源极选择晶体管。另外，多个存储器串中的每个存储器串可以包括位于源极选择晶体管和存储器单元之间以及漏极选择晶体管和存储器单元之间的传输晶体管(pass transistor)，并且可进一步包括位于存储器单元之间的管栅晶体管(pipe gatetransistor)。稍后将描述存储器单元阵列110的描述。

地址解码器120通过字线WL连接至存储器单元阵列110。地址解码器120被配置为响应于在控制逻辑140中生成的地址解码器控制信号AD_signals进行操作。地址解码器120通过存储器装置100内的输入/输出缓冲器(未示出)接收地址ADDR。

在编程操作期间，地址解码器120可对接收到的地址ADDR的行地址进行解码，并且可根据经解码的行地址向存储器单元阵列110的多个存储器单元施加多个操作电压，该多个操作电压包括由电压生成电路150生成的编程电压Vpgm、通过电压Vpass以及多个验证电压Vverify。

地址解码器120被配置为对接收到的地址ADDR的列地址进行解码。地址解码器120将经解码的列地址Yi发送给读写电路130。

在编程操作期间接收到的地址ADDR包括块地址、行地址和列地址。地址解码器120根据块地址和行地址选择一个存储器块和一个字线。列地址被地址解码器120解码，并且被提供给读写电路130。

地址解码器120可包括块解码器、行解码器、列解码器、地址缓冲器等。

读写电路130包括多个页缓冲器PB1-PBm。多个页缓冲器PB1-PBm通过位线BL1-BLm连接至存储器单元阵列110。多个页缓冲器PB1-PBm中的每个页缓冲器临时存储待编程数据DATA，该待编程数据DATA是在编程电压施加操作之前从图1的控制器1200被接收的。另外，在编程电压施加操作期间，多个页缓冲器PB1-PBm中的每个页缓冲器根据临时存储的数据DATA来控制位线BL1-BLm的电位水平。另外，多个页缓冲器PB1-PBm中的每个页缓冲器在编程验证操作期间根据临时存储的数据将对应的位线预充电到设置水平，并且通过感测位线的单元电流来执行编程验证操作。另外，多个页缓冲器PB1-PBm中的每个页缓冲器在编程验证操作期间根据临时存储的数据来设置位线评估时间，并且通过在所设置的评估时间期间评估页缓冲器中的位线和感测节点来执行编程验证操作。稍后将描述多个页缓冲器PB1-PBm的描述。

读写电路130响应于从控制逻辑140输出的页缓冲器控制信号PB_signals进行操作。

在一个实施例中，读写电路130可包括页缓冲器(或页寄存器)、列选择电路等。

控制逻辑140被连接至地址解码器120、读写电路130和电压生成电路150。控制逻辑140通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD。控制逻辑140被配置为响应于命令CMD来控制半导体存储器装置100的整体操作。例如，控制逻辑140接收与编程操作相对应的命令CMD，并且响应于接收到的命令CMD，生成和输出用于控制地址解码器120的地址解码器控制信号AD_signals、用于控制读写电路130的页缓冲器控制信号PB_signals、用于控制电压生成电路150的电压生成电路控制信号VG_signals。

在编程操作期间，电压生成电路150根据从控制逻辑140输出的电压生成电路控制信号VG_signals的控制来生成编程电压Vpgm、通过电压Vpass和多个验证电压Vverify，并且将编程电压Vpgm、通过电压Vpass和多个验证电压Vverify输出至地址解码器120。

图3是用于描述三维存储器块的示图。

参照图3，三维存储器块BLK1-BLKz可被布置为沿着方向Y彼此间隔开，位线BL1-BLM在方向Y上延伸。例如，第一到第z存储器块BLK1-BLKz可被布置为沿着第二方向Y彼此间隔开，并且包括沿着第三方向Z堆叠的多个存储器单元。下面将参考图4和图5具体描述第一到第z存储器块BLK1-BLKz中的任何一个存储器块的配置。

图4是用于具体描述图3所示的存储器块中的一个存储器块的电路图。

图5是用于描述图4所示的存储器串的电路图。

参考图4和图5，每个存储器串ST都可以被连接在位线BL1-BLm与源极线SL之间。将作为示例来描述连接在第一位线BL1和源极线SL之间的存储器串ST。

存储器串ST可包括串联连接在源极线SL和第一位线BL1之间的源极选择晶体管SST、存储器单元F1-Fn(n是正整数)以及漏极选择晶体管DST。在与不同位线BL1-BLm连接的不同存储器串ST中所包括的源极选择晶体管SST的栅极可以被连接至第一源极选择线SSL0和第二源极选择线SSL1。例如，源极选择晶体管SST中在第二方向Y上彼此相邻的源极选择晶体管可以被连接至相同源极选择线。例如，假设源极选择晶体管SST沿第二方向Y顺序布置，则从第一源极选择晶体管SST开始沿第一方向X布置的并且在不同串ST中所包括的源极选择晶体管SST的栅极以及从第二源极选择晶体管SST开始沿第一方向X布置的并且在不同串ST中所包括的源极选择晶体管SST的栅极可以被连接至第一源极选择线SSL0。此外，从第三源极选择晶体管SST开始沿第一方向X布置的并且在不同串ST中所包括的源极选择晶体管SST的栅极以及从第四源极选择晶体管SST开始沿第一方向X布置的并且在不同串ST中所包括的源极选择晶体管SST的栅极可以被连接至第二源极选择线SSL1。

存储器单元F1-Fn的栅极可以被连接至字线WL1-WLn，并且漏极选择晶体管DST的栅极可以被连接至第一到第四漏极选择线DSL0-DSL3中的任一个漏极选择线。

漏极选择晶体管DST中沿第一方向X布置的晶体管的栅极可以共同被连接至相同漏极选择线(例如，DSL0)，但是布置在第二方向Y上的晶体管可以被连接至不同的漏极选择线DSL1-DSL3。例如，假设漏极选择晶体管DST沿第二方向Y顺序布置，则从第一漏极选择晶体管DST开始沿第一方向X布置的并且在不同串ST中被包括的漏极选择晶体管DST的栅极可以被连接至第一漏极选择线DSL0。从连接至第一漏极选择线DSL0的漏极选择晶体管DST开始沿第二方向Y布置的漏极选择晶体管DST可顺序连接至第二到第四漏极选择线DSL1-DSL3。因此，连接至所选漏极选择线的存储器串ST可以在所选存储器块内进行选择，并且与剩余的未被选择的漏极选择线连接的存储器串ST可以不被选择。

连接至相同字线的存储器单元可形成一个页PG。这里，页表示物理页。例如，在连接至第一位线BL1到第m位线BLm的字符串ST中，在相同字线处沿第一方向X连接的存储器单元组被称为页PG。例如，在连接至第一字线WL1的第一存储器单元F1中，沿第一方向X布置的存储器单元可形成一个页PG。在共同被连接至第一字线WL1的第一存储器单元F1中，沿第二方向Y布置的单元可划分为不同页。因此，当第一漏极选择线DSL0是所选漏极选择线并且第一字线WL1是所选字线时，连接至第一漏极选择线DSL0的页成为连接至第一字线WL1的多个页PG中的所选页。共同被连接至第一字线WL1但是连接至未被选择的第二到第四漏极选择线DSL1-DSL3的页成为未被选择的页。

在附图中，一个源极选择晶体管SST和一个漏极选择晶体管DST被包括在一个串ST中，但是根据半导体存储器装置，多个源极选择晶体管SST和多个漏极选择晶体管DST可以被包括在一个串ST中。另外，根据存储器装置，可以在源极选择晶体管SST、存储器单元F1-Fn和漏极选择晶体管DST之间包括虚设单元。虚设单元不能像正常存储器单元F1-Fn那样存储用户数据，但是可用于改进每个串ST的电特性。然而，在本实施例中，虚设单元不是重要的配置，因此省略其详细描述。

图6是用于描述存储器单元的擦除状态和多个编程状态的阈值电压分布图。

存储器单元中的每个存储器单元可以是：存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)或者能够存储四个数据位的四级单元(QLC)。在本公开的一个实施例中，将描述QLC的编程操作作为示例。

编程操作可以在一个页中所包括的多个存储器单元上执行，因此多个存储器单元可以被编程为具有对应于擦除状态E和多个编程状态PV1-PV15的阈值电压。擦除状态E和多个编程状态PV1-PV15可通过多个验证电压V_PV1-V_PV15与相邻的编程状态区分开来。例如，对应于第一编程状态PV1的存储器单元的阈值电压分布等于或高于验证电压V_PV1且低于验证电压V_PV2，并且对应于第二编程状态PV2的存储器单元的阈值电压分布等于或高于验证电压V_PV2且低于验证电压V_PV3。

图7是用于描述根据本公开的一个实施例的页缓冲器的示图。

图2所示的多个页缓冲器PB1-PBm可以以彼此相似的结构进行配置，并且在本公开的一个实施例中，将描述页缓冲器PB1的结构作为示例。

页缓冲器PB1可包括位线控制器131、位线放电器132和多个锁存电路S_LATCH、F_LATCH、D_LATCH和M_LATCH。

在编程操作的编程电压施加操作期间，位线控制器131将对应位线BL1的电位水平控制为编程抑制电压(例如，VDD)或编程允许电压(例如，VSS)。在编程操作的编程验证操作期间，位线控制器131根据存储在锁存电路F_LATCH中的数据将对应位线BL1的电位水平预充电到第一设置水平或第二设置水平。第一设置水平和第二设置水平是高于接地电源VSS且低于电源电压VDD的电位水平。此后，在评估时段期间，位线控制器131将位线BL1和主感测节点SO彼此电连接，以根据位线BL1的电流变化量来控制主感测节点SO的电位水平。

位线控制器131可包括多个NMOS晶体管N1-N7以及多个PMOS晶体管P1和P2。

NMOS晶体管N1被连接在位线BL1和节点ND1之间，并且响应于页缓冲器选择信号PBSEL而被导通，以使位线BL1和节点ND1彼此电连接。

NMOS晶体管N2被连接在节点ND1和第一公共节点CSO1之间，并且响应于第一页缓冲器感测信号PB_SENSE1而被导通，以使节点ND1和第一公共节点CSO1彼此电连接。

NMOS晶体管N3和NMOS晶体管N4并联连接在第二公共节点CSO2和第一公共节点CSO1之间。NMOS晶体管N3响应于第二页缓冲器感测信号PB_SENSE2而被导通，以形成将第二公共节点CSO2和第一公共节点CSO1彼此连接的电流路径，并且NMOS晶体管N4响应于锁存电路F_LATCH的节点QF的电位而被导通，以形成将第二公共节点CSO2和第一公共节点CSO1彼此连接的电流路径。当第二页缓冲器感测信号PB_SENSE2为高水平时的电位水平低于当第一页缓冲器感测信号PB_SENSE1为高水平时的电位水平。另外，当节点QF的电位为高水平时的电位水平高于当第二页缓冲器感测信号PB_SENSE2为高水平时的电位水平。

PMOS晶体管P1和PMOS晶体管P2串联连接在电源电压VDD的端子和主感测节点SO之间，并且分别响应于锁存电路S_LATCH的节点QS和预充电信号SA_PRECH_N而被导通。

NMOS晶体管N5被连接在第二公共节点CSO2与PMOS晶体管P1和PMOS晶体管P2之间的节点之间，并且响应于控制信号SA_CSOC而被导通，以将通过PMOS晶体管P1提供的电源电压VDD提供给第二公共节点CSO2。

NMOS晶体管N6被连接在主感测节点SO和第二公共节点CSO2之间，并且响应于传输信号TRANSO而被导通，以使主感测节点SO和第二公共节点CSO2彼此电连接。

NMOS晶体管N7被连接在第二公共节点CSO2和锁存电路S_LATCH的节点ND2之间，并且响应于放电信号SA_DISCH而被导通，以使第二公共节点CSO2和节点ND2彼此电连接。

在编程验证操作的位线预充电操作期间，位线控制器131可根据节点QS和节点QF将位线BL1预充电到第一设置水平或者比第一设置水平高的第二设置水平。

例如，当节点QS和节点QF的电位水平处于低水平时，PMOS晶体管P1响应于节点QS的电位水平而被导通，NMOS晶体管N5响应于控制信号SA_CSOC而被导通，因此第二公共节点CSO2被充电到VDD-Vth(NMOS晶体管N5的阈值电压)水平。NMOS晶体管N3响应于第二页缓冲器感测信号PB_SENSE2而被导通，以形成第二公共节点CSO2和第一公共节点CSO1之间的电流路径，并且第一公共节点CSO1被充电到第二页缓冲器感测信号PB_SENSE2的电位水平-Vth(NMOS晶体管N3的阈值电压)的水平。另外，NMOS晶体管N1和NMOS晶体管N2分别响应于页缓冲器选择信号PBSEL和第一页缓冲器感测信号PB_SENSE1而被导通，因此第一公共节点CSO1的电位水平被传送到位线BL1。此时，由于第二页缓冲器感测信号PB_SENSE2的电位水平低于第一页缓冲器感测信号PB_SENSE1的电位水平，所以第一公共节点CSO1的电位水平被传送给位线BL1而不进行钳位操作。因此，位线BL1被预充电到第二页缓冲器感测信号PB_SENSE2的电位水平-Vth(NMOS晶体管N3的阈值电压)的水平(第一设置水平)。

另一方面，当节点QS的电位水平为低水平，并且节点QF的电位水平为高水平时，PMOS晶体管P1响应于节点QS的电位水平而被导通，NMOS晶体管N5响应于控制信号SA_CSOC而被导通，由此第二公共节点CSO2被充电到VDD-Vth(NMOS晶体管N5的阈值电压)的水平。

NMOS晶体管N3响应于第二页缓冲器感测信号PB_SENSE2而被导通，以在第二公共节点CSO2和第一公共节点CSO1之间形成电流路径，并且NMOS晶体管N4响应于节点QF的电位水平而被导通，以在第二公共节点CSO2和第一公共节点CSO1之间形成电流路径。此时，由于节点QF的向NMOS晶体管N4的栅极施加的电位水平高于第二页缓冲器感测信号PB_SENSE2的电位水平，所以第二公共节点CSO2的电位水平被传送至第一公共节点CSO1而在没有钳位操作。因此，第一公共节点CSO1被充电到VDD-Vth(NMOS晶体管N5的阈值电压)水平。另外，NMOS晶体管N1和NMOS晶体管N2分别响应于页缓冲器选择信号PBSEL和第一页缓冲器感测信号PB_SENSE1而被导通，因此位线BL1被预充电。钳位操作由NMOS晶体管N2生成，因此位线BL1被预充电到第一页缓冲器感测信号PB_SENSE1的电位水平-Vth(NMOS晶体管N2的阈值电压)的水平(第二设置水平)。

位线放电器132连接至位线控制器131的节点ND1，以对位线BL1的电位水平进行放电。

位线放电器132可包括连接在节点ND1与接地电源VSS的端子之间的NMOS晶体管N28，并且NMOS晶体管N28响应于位线放电信号BL_DIS而被导通，以电连接节点ND1和接地电源VSS的端子。

锁存电路S_LATCH可包括多个NMOS晶体管N8-N12以及反相器IV1和IV2。

反相器IV1和IV2在节点QS和节点QS_N之间反向并联连接。

NMOS晶体管N8和NMOS晶体管N9被串联连接在主感测节点SO和接地电源VSS的端子之间，NMOS晶体管N8响应于传输信号TRANS而被导通，并且NMOS晶体管N9根据节点QS的电位水平而被导通或被关断。

NMOS晶体管N10被连接在节点QS和节点ND3之间，并且响应于复位信号SRST而被导通，以使节点QS和节点ND3彼此电连接。NMOS晶体管N11被连接在节点QS_N和节点ND3之间，并且响应于设置信号SSET而被导通，以使节点QS_N和节点ND3彼此电连接。NMOS晶体管N12被连接在节点ND3和接地电源VSS的端子之间，并且根据主感测节点SO的电位而被导通，以使节点ND3和接地电源VSS的端子彼此电连接。例如，在主感测节点SO被预充电到高水平的状态下，当复位信号SRST作为高水平施加于NMOS晶体管N10时，节点QS和节点QS_N分别被初始化为低水平(接地电源水平；0)和高水平(电源电压水平；1)。另外，在主感测节点SO被预充电到高水平的状态下，设置信号SSET作为高水平施加于NMOS晶体管N11，节点QS和节点QS_N分别被设置为高水平(1)和低水平(0)。

锁存电路F_LATCH可包括多个NMOS晶体管N13-N17以及反相器IV3和IV4。

反相器IV3和IV4在节点QF和节点QF_N之间反向并联连接。

NMOS晶体管N13和NMOS晶体管N14串联连接在主感测节点SO和接地电源VSS的端子之间，NMOS晶体管N13响应于传输信号TRANF而被导通，并且NMOS晶体管N14根据节点QF的电位水平而被导通或被关断。

NMOS晶体管N15被连接在节点QF和节点ND4之间，并且响应于复位信号FRST而被导通，以使节点QF和节点ND4彼此电连接。NMOS晶体管N16被连接在节点QF_N和节点ND4之间，并且响应于设置信号FSET而被导通，以使节点QF_N和节点ND4彼此电连接。NMOS晶体管N17被连接在节点ND4和接地电源VSS的端子之间，并且根据主感测节点SO的电位而被导通，以使节点ND4和接地电源VSS的端子彼此电连接。例如，在主感测节点SO被预充电到高水平的状态下，当复位信号FRST作为高水平施加于NMOS晶体管N15时，节点QF和节点QF_N分别被初始化为低水平(0)和高水平(1)。另外，在主感测节点SO被预充电到高水平的状态下，设置信号FSET作为高水平施加于NMOS晶体管N17，节点QF和节点QF_N分别被设置为高水平(1)和低水平(0)。

锁存电路D_LATCH可包括多个NMOS晶体管N18-N22以及反相器IV5和IV6。

反相器IV5和IV6在节点QD和节点QD_N之间反向并联连接。

NMOS晶体管N18和NMOS晶体管N19在主感测节点SO和接地电源VSS的端子之间串联连接，NMOS晶体管N18响应于传输信号TRAND而被导通，并且NMOS晶体管N19根据节点QD的电位水平而被导通或被关断。

NMOS晶体管N20被连接在节点QD和节点ND5之间，并且响应于复位信号DRST而被导通以使节点QD和节点ND5彼此电连接。NMOS晶体管N21被连接在节点QD_N和节点ND5之间，并且响应于设置信号DSET而被导通以使节点QD_N和节点ND5彼此电连接。NMOS晶体管N22被连接在节点ND5和接地电源VSS的端子之间，并且根据主感测节点SO的电位而被导通，以使节点ND5和接地电源VSS的端子彼此电连接。

例如，当NMOS晶体管N21通过在编程验证操作期间施加高电位的设置信号DSET而被导通时，NMOS晶体管N22根据主感测节点SO的电位水平(其根据位线BL1的电流量而保持或变化)而被导通或被关断，由此验证数据可被存储在锁存电路D_LATCH中。

锁存电路M_LATCH可包括多个NMOS晶体管N23-N27以及反相器IV7和IV8。

反相器IV7和IV8在节点QM和节点QM_N之间反向并联连接。

NMOS晶体管N23和NMOS晶体管N24在主感测节点SO和接地电源VSS的端子之间串联连接，NMOS晶体管N23响应于传输信号TRANM而被导通，并且NMOS晶体管N24根据节点QM的电位水平而被导通或被关断。

NMOS晶体管N25被连接在节点QM和节点ND6之间，并且响应于复位信号MRST而被导通以使节点QM和节点ND6彼此电连接。NMOS晶体管N26被连接在节点QM_N和节点ND6之间，并且响应于设置信号MSET而被导通以使节点QM_N和节点ND6彼此电连接。NMOS晶体管N27被连接在节点ND6和接地电源VSS的端子之间，并且根据主感测节点SO的电位而被导通以使节点ND6和接地电源VSS的端子彼此电连接。

例如，当NMOS晶体管N26在编程验证操作期间通过施加高水平的设置信号MSET而被导通时，NMOS晶体管N27根据主感测节点SO的电位水平(其根据位线BL1的电流量而保持或改变)而被导通或被关断，由此验证数据可被存储在锁存电路M_LATCH中。

图8是用于描述根据本公开的用于在编程操作期间向所选字线施加的编程电压和验证电压的电压波形图。

参考图8，在根据本公开的编程操作期间，通过将编程电压Vpgm施加于所选字线来执行编程电压施加操作。此时，通过电压被施加于未被选择的字线。

此后，通过将多个验证电压V_PV2、V_PV4、V_PV6、V_PV8、V_PV10、V_PV12、V_PV14和V_PV15顺序施加于所选字线来执行对多个编程状态(图6的PV1-PV15)的编程验证操作。在编程验证操作期间，可使用一个验证电压同时执行对彼此相邻的至少两个编程状态的验证操作。例如，通过将验证电压V_PV2施加于所选字线来同时执行对第一编程状态PV1和第二编程状态PV2的验证操作。另外，通过将验证电压V_PV4施加于所选字线来一起执行对第三编程状态PV3和第四编程状态PV4的验证操作，并且通过将验证电压V_PV6施加于所选字线来一起执行对第五编程状态PV5和第六编程状态PV6的验证操作。另外，通过将验证电压V_PV8施加于所选字线来一起执行对第七编程状态PV7和第八编程状态PV8的验证操作，并且通过将验证电压V_PV10施加于所选字线来一起执行对第九编程状态PV9和第十编程状态PV10的验证操作。另外，通过将验证电压V_PV12施加于所选字线来一起执行对第十一编程状态PV11和第十二编程状态PV12的验证操作，并且通过将验证电压V_PV14施加于所选字线来一起执行对第十三编程状态PV13和第十四编程状态PV14的验证操作。最后，通过将验证电压V_PV15施加于所选字线来执行对第十五编程状态PV15的验证操作。

当使用一个验证电压一起对多个编程状态执行验证操作时，图2的页缓冲器PB1-PBm可在根据待编程数据(其在编程操作期间被临时存储)将相应的位线预充电到第一设置水平或第二设置水平之后执行编程验证操作。例如，当通过对所选字线施加验证电压V_PV2来执行对第一编程状态PV1和第二编程状态PV2的验证操作时，存储与第一编程状态PV1相对应的数据的页缓冲器可通过将对应的位线预充电到第一设置水平来执行编程验证操作，并且存储与第二编程状态PV2相对应的数据的页缓冲器可通过将对应的位线预充电到高于第一设置水平的第二设置水平来执行编程验证操作。

图9是用于描述根据本公开的一个实施例的图7的页缓冲器的编程验证操作的信号的波形图。

以下将参考图7和图9来描述根据本公开的一个实施例的页缓冲器的编程验证操作。

在本公开的一个实施例中，将作为示例来描述通过将验证电压V_PV2施加于所选字线来验证第一编程状态PV1和第二编程状态PV2中的每个编程状态的方法。

当与第一编程状态PV1对应的待编程数据被存储在多个页缓冲器中的页缓冲器PB1中时，页缓冲器PB1的锁存电路S_LATCH的节点QS和锁存电路F_LATCH的节点QF被设置为低水平。

在位线预充电时段tBLPRECH中，PMOS晶体管P1响应于节点QS的电位水平而被导通，PMOS晶体管P2响应于低水平的预充电信号SA_PRECH_N而被导通，由此主感测节点SO被预充电到电源电压VDD的水平。NMOS晶体管N5响应于高水平的控制信号SA_CSOC而被导通，因此第二公共节点CSO2被充电到VDD-Vth(N5的阈值电压)水平。NMOS晶体管N3响应于A水平的第二页缓冲器感测信号PB_SENSE2而被导通以形成将第二公共节点CSO2和第一公共节点CSO1彼此连接的电流路径，由此第一公共节点COS1被充电到第二页缓冲器感测信号PB_SENSE2的电位A-Vth(N3的阈值电压)。因此，位线BL1被预充电到第一设置水平(PB_SENSE2-Vth)。

当验证电压V_PV2施加于所选字线时，与位线BL1连接的存储器单元中连接至所选字线的存储器单元在阈值电压高于验证电压V_PV1时被关断，并且在阈值电压低于验证电压V_PV1时被导通。即，流过位线BL1的电流量根据存储器单元的阈值电压而变化。

此后，在评估时段tEVAL中，预充电信号SA_PRECH_N转换为高水平，施加于主感测节点SO的电源电压VDD被切断，主感测节点SO和第二公共节点CSO2响应于传输信号TRANSO彼此电连接，并且主感测节点SO根据位线BL1的电流量变化。

当评估时段tEVAL结束时，传输信号TRANSO转换为低水平，NMOS晶体管N6被关断，并且主感测节点SO和位线BL1彼此电断开。锁存电路M_LATCH的NMOS晶体管N27可根据主感测节点SO的电位水平而被导通或被关断。此后，可将高水平的设置信号MSET施加于NMOS晶体管N26，由此节点QM_N可保持高水平或转换为低水平以存储验证数据。

当与第二编程状态PV2对应的待编程数据被存储在多个页缓冲器中的页缓冲器PB1中时，页缓冲器PB1的锁存电路S_LATCH的节点QS被设置为低水平，并且锁存电路F_LATCH的节点QF被设置为高水平。

在位线预充电时段tBLPRECH中，PMOS晶体管P1响应于节点QS的电位水平而被导通，PMOS晶体管P2响应于低水平的预充电信号SA_PRECH_N而被导通，由此主感测节点SO被预充电到电源电压VDD的水平。NMOS晶体管N5响应于高水平的控制信号SA_CSOC而被导通，因此第二公共节点CSO2被充电到VDD-Vth(N5的阈值电压)水平。NMOS晶体管N3响应于A水平的第二页缓冲器感测信号PB_SENSE2而被导通以形成将第二公共节点CSO2和第一公共节点CSO1彼此连接的电流路径，并且NMOS晶体管N4响应于节点QF的电位水平而被导通以形成将第二公共节点CSO2与第一公共节点CSO1彼此连接的电流路径。此时，由于施加于NMOS晶体管N4的栅极的节点QF的电位水平高于第二页缓冲器感测信号PB_SENSE2的电位水平，所以第二公共节点CSO2的电位水平被传送给第一公共节点CSO1而没有钳位操作。因此，第一公共节点CSO1被充电到VDD-Vth(N5的阈值电压)水平。另外，NMOS晶体管N2响应于B水平的第一页缓冲器感测信号PB_SENSE1(其高于第二页缓冲器感测信号PB_SENSE2的A)而被导通，由此位线BL1被预充电，钳位操作通过NMOS晶体管N2而被生成，因此位线BL1被预充电到第二设置水平(PB_SENSE1-Vth)。

当验证电压V_PV2被施加于所选字线时，与位线BL1连接的存储器单元中的连接至所选字线的存储器单元在阈值电压高于验证电压V_PV2时被关断，并且在阈值电压低于验证电压V_PV2时被导通。即，流过位线BL1的电流量根据存储器单元的阈值电压而变化。

此后，在评估时段tEVAL中，预充电信号SA_PRECH_N转换为高水平，施加于主感测节点SO的电源电压VDD被切断，主感测节点SO和第二公共节点CSO2响应于传输信号TRANSO彼此电连接，并且主感测节点SO的电位水平根据位线BL1的电流量而改变。

当评估时段tEVAL结束时，传输信号TRANSO转换为低水平，NMOS晶体管N6被关断，并且主感测节点SO和位线BL1彼此电断开。锁存电路M_LATCH的NMOS晶体管N27可根据主感测节点SO的电位水平而被导通或被关断。此后，可将高水平的设置信号MSET施加于NMOS晶体管N26，由此节点QM_N可保持高水平或转换为低水平以存储验证数据。

在上述编程验证操作中，描述了使用验证电压V_PV2对第一编程状态PV1和第二编程状态PV2执行编程验证操作的方法。在对第一编程状态PV1和第二编程状态PV2执行编程验证操作之后，通过顺序执行使用验证电压V_PV4的编程验证操作到使用验证电压V_PV15的编程验证操作来执行对第三编程状态PV3到第十五编程状态PV15的编程验证操作。

表格1

表格1是示出在使用一个验证电压的编程验证操作期间的锁存电路的节点QS和QF的设置状态以及第一和第二公共节点CSO1和CSO2以及位线BL的预充电水平的表格。

在表格1中，较低编程状态和较高编程状态分别指示:在针对使用一个验证电压的编程验证的两个编程状态中，阈值电压分布为低的较低编程状态和阈值电压分布为高的较高编程状态。

例如，在使用验证电压V_PV2的编程验证操作期间，较低编程状态是第一编程状态PV1，较高编程状态是第二编程状态PV2，并且剩余编程状态是第三编程状态到第十五编程状态PV3-PV15。

如上所述，根据本公开的一个实施例，当在编程验证操作期间根据待编程存储器单元的编程状态调整位线预充电水平时，可以使用一个验证电压来执行对至少两个或更多编程状态的验证操作。因此，可以改进编程验证操作时间。

此外，在上述实施例中，作为示例，位线预充电水平被调整为两个水平。然而，位线预充电水平可调整为三个或更多水平，以使用一个验证电压对三个或更多编程状态执行验证操作。为此，可另外配置并联连接在图7的第二公共节点CSO2和NMOS晶体管N3之间的两个NMOS晶体管，并且这两个NMOS晶体管被配置为分别响应于节点QF和具有低于第二页缓冲器感测信号PB_SENSE2的电位水平的页缓冲器感测信号进行操作。

图10是用于描述根据位线的预充电电压水平的两个相邻编程状态的单元电流变化的示图。

参考图10，在位线被预充电到相对较高水平@High VBL的情况下，当验证电压V_PV2施加于字线时，与第二编程状态相对应的存储器单元PV2 Cell可基于参考电流I-trip划分为其中编程被完成的单元和其中编程没有被完成的单元。

在位线被预充电到相对较低水平(@low VBL)的情况下，当验证电压V_PV2施加于字线时，与第一编程状态相对应的存储器单元PV1Cell可基于参考电流I-trip划分为其中编程被完成的单元和其中编程没有被完成的单元。

即，当在与第一编程状态相对应的存储器单元PV1 Cell的编程验证操作期间在位线被预充电到相对较低水平的状态下通过向字线施加验证电压V_PV2来执行编程验证操作时，存储器单元PV1 Cell可基于参考电流I-trip划分为其中编程被完成的单元和其中编程没有被完成的单元，这与通过将位线预充电到相对较高水平并向字线施加验证电压V_PV1执行编程验证操作相同。

图11是用于描述根据本公开的另一实施例的图7的页缓冲器的编程验证操作的信号的波形图。

根据本公开的另一实施例的编程验证操作将如下参照图7和图11进行描述。

在本公开的一个实施例中，通过将验证电压V_PV2施加于所选字线来验证第一编程状态PV1和第二编程状态PV2中的每个编程状态的方法将被描述作为示例。

当与第一编程状态PV1相对应的待编程数据被存储在多个页缓冲器中的页缓冲器PB1中时，页缓冲器PB1的锁存电路S_LATCH的节点QS和锁存电路F_LATCH的节点QF被设置为低水平。

当与第二编程状态PV2相对应的待编程数据被存储在多个页缓冲器中的页缓冲器PB1中时，页缓冲器PB1的锁存电路S_LATCH的节点QS被设置为低水平，并且锁存电路F_LATCH的节点QF被设置为高水平。

在位线预充电时段tBLPRECH中，PMOS晶体管P1响应于节点QS的电位水平而被导通，PMOS晶体管P2响应于低水平的预充电信号SA_PRECH_N而被导通，因此主感测节点SO被预充电到电源电压VDD的水平。NMOS晶体管N5响应于高水平的控制信号SA_CSOC而被导通，因此第二公共节点CSO2被充电到VDD-Vth(N5的阈值电压)水平。

当节点QF被设置为低水平时，NMOS晶体管N3响应于A水平的第二页缓冲器感测信号PB_SENSE2而被导通，以形成使第二公共节点CSO2和第一公共节点CSO1彼此连接的电流路径，由此第一公共节点CSO1被充电到第二页缓冲器感测信号PB_SENSE2的电位A-Vth(N3的阈值电压)。因此，位线BL1被预充电到第一设置水平(PB_SENSE2-Vth)。

当节点QF被设置为高水平时，NMOS晶体管N3响应于A水平的第二页缓冲器感测信号PB_SENSE2而被导通以形成使第二公共节点CSO2和第一公共节点CSO1彼此连接的电流路径，并且NMOS晶体管N4响应于节点QF的电位水平而被导通以形成使第二公共节点CSO2和第一公共节点CSO1彼此连接的电流路径。此时，由于施加于NMOS晶体管N4的栅极的节点QF的电位水平高于第二页缓冲器感测信号PB_SENSE2的电位水平，所以第二公共节点CSO2的电位水平被传送给第一公共节点CSO1而没有钳位操作。因此，第一公共节点CSO1被充电到VDD-Vth(N5的阈值电压)水平。另外，NMOS晶体管N2响应于高于B水平(高于A)的第一页缓冲器感测信号PB_SENSE1而被导通，因此位线BL1被预充电，钳位操作由NMOS晶体管N2生成，由此位线BL1被预充电到第二设置水平(PB_SENSE1-Vth)。

当验证电压V_PV2施加于所选字线时，与位线BL1连接的存储器单元中的连接至所选字线的存储器单元在阈值电压高于验证电压V_PV1时被关断，并且在阈值电压低于验证电压V_PV1时被导通。即，流过位线BL1的电流量根据存储器单元的阈值电压而变化。

此后，在与第一编程状态PV1相对应的评估时段tEVAL_LOWER中，预充电信号SA_PRECH_N转变为高水平，施加于主感测节点SO的电源电压VDD被切断，主感测节点SO和第二公共节点CSO2响应于传输信号TRANSO彼此电连接，并且主感测节点SO的电位水平根据位线BL1的电流量而变化。

当与第一编程状态PV1对应的评估时段tEVAL_LOWER结束时，传输信号TRANSO转换为低水平，NMOS晶体管N6被关断，并且主感测节点SO和位线BL1彼此电断开。锁存电路M_LATCH的NMOS晶体管N27可根据主感测节点SO的电位水平而被导通或被关断。此后，可将高水平的设置信号MSET施加于NMOS晶体管N26，由此节点QM_N可保持高水平或转换为低水平以存储验证数据。

此后，在感测节点恢复时段tSORECOV中，PMOS晶体管P1响应于节点QS的电位水平而被导通，PMOS晶体管P2响应于低水平的预充电信号SA_PRECH_N而被导通，因此主感测节点SO被预充电到电源电压VDD的水平。

此后，在与第二编程状态PV2相对应的评估时段tEVAL_HIGHER中，预充电信号SA_PRECH_N转换为高水平，施加于主感测节点SO的电源电压VDD被切断，主感测节点SO和第二公共节点CSO2响应于传输信号TRANSO彼此电连接，并且主感测节点SO的电位水平根据位线BL1的电流量而变化。优选将评估时段tEVAL_HIGHER设置为长于评估时段tEVAL_LOWER。例如，在使用一个验证电压对其执行编程验证的多个编程状态中，与阈值电压分布相对较低的编程状态相对应的评估时段可设置得相对较短，并且与阈值电压分布相对较高的编程状态相对应的评估时段可设置得相对较长。

当与第二编程状态PV2对应的评估时段tEVAL_HIGHER结束时，传输信号TRANSO转换为低水平，NMOS晶体管N6被关断，并且主感测节点SO和位线BL1彼此电断开。锁存电路D_LATCH的NMOS晶体管N22根据主感测节点SO的电位水平而被导通或被关断。此后，可将高水平的设置信号DSET施加于NMOS晶体管N21，由此节点QD_N可保持高水平或转换为低水平以存储与第二编程状态相对应的验证数据。

如上所述，根据本公开的另一实施例，在编程验证操作期间，根据编程状态将位线预充电到不同的预充电水平，并且根据编程状态划分将位线的电流量反映到感测节点的电位水平的评估时段。即，通过将阈值电压分布较低的编程状态的编程验证操作期间的评估时段设置为短并且将阈值电压分布较高的编程状态的编程验证操作期间的评估时段设置为长，可以进一步改进编程验证操作的精度，从而改进编程状态之间的单元电流差异。

图12是用于描述根据本公开的另一实施例的页缓冲器的示图。

图2所示的多个页缓冲器PB1-PBm可以彼此相似的结构来配置，并且在本公开的一个实施例中，将描述页缓冲器PB1的结构作为示例。

页缓冲器PB1可包括位线控制器131、位线放电器132、感测节点连接部件133以及多个锁存电路S_LATCH、D_LATCH和M_LATCH。

在编程操作的编程电压施加操作期间，位线控制器131将对应位线BL1的电位水平控制为编程抑制电压(例如，VDD)或编程允许电压(例如，VSS)。此后，在评估时段期间，位线控制器131将位线BL1和第二感测节点SO2彼此电连接，以根据位线BL1的电流变化量来控制第二感测节点SO2和连接至第二感测节点SO2的第一感测节点SO1的电位水平。第二感测节点SO2可称为主感测节点，并且第一感测节点SO1可称为子感测节点。

位线控制器131可包括多个NMOS晶体管N31-N35以及多个PMOS晶体管P11和P12。

NMOS晶体管N31被连接在位线BL1和节点ND1之间，并且响应于页缓冲器选择信号PBSEL而被导通，以使位线BL1和节点ND1彼此电连接。

NMOS晶体管N32被连接在节点ND1和公共节点CSO之间，并且响应于页缓冲器感测信号PB_SENSE而被导通，以使节点ND1和公共节点CSO彼此电连接。

PMOS晶体管P11和PMOS晶体管P12串联连接在电源电压VDD的端子和第二感测节点SO2之间，并且分别响应于锁存电路S_LATCH的节点QS和预充电信号SA_PRECH_N而被导通。

NMOS晶体管N35被连接在公共节点CSO与PMOS晶体管P11和PMOS晶体管P12之间的节点之间，并且响应于控制信号SA_CSOC而被导通，以向公共节点CSO提供通过PMOS晶体管P11提供的电源电压VDD。

NMOS晶体管N33被连接在第二感测节点SO2和公共节点CSO之间，并且响应于第二传输信号TRANSO2而被导通，以使第二感测节点SO2和公共节点CSO彼此电连接。

NMOS晶体管N34被连接在公共节点CSO和锁存电路S_LATCH的节点ND2之间，并且响应于放电信号SA_DISCH而被导通，以使公共节点CSO和节点ND2彼此电连接。

位线放电器132被连接至位线控制器131的节点ND1，以对位线BL1的电位水平进行放电。

位线放电器132可包括连接在节点ND1和接地电源VSS的端子之间的NMOS晶体管NM1，并且NMOS晶体管NM1响应于位线放电信号BL_DIS而被导通，以电连接节点ND1和接地电源VSS的端子。

锁存电路S_LATCH可包括多个NMOS晶体管N36-N40以及反相器IV11和IV12。

反相器IV11和IV12在节点QS和节点QS_N之间反向并联连接。

NMOS晶体管N36和NMOS晶体管N37串联连接在第二感测节点SO2和接地电源VSS的端子之间，NMOS晶体管N36响应于传输信号TRANS而被导通，并且NMOS晶体管N37根据节点QS的电位水平而被导通或被关断。

NMOS晶体管N38被连接在节点QS和节点ND3之间，并且响应于复位信号SRST而被导通以使节点QS和节点ND3彼此电连接。NMOS晶体管N39被连接在节点QS_N和节点ND3之间，并且响应于设置信号SSET而被导通以使节点QS_N和节点ND3彼此电连接。NMOS晶体管N40被连接在节点ND3和接地电源VSS的端子之间，并且根据第二感测节点SO2的电位而被导通以使节点ND3和接地电源VSS的端子彼此电连接。例如，在第二感测节点SO2被预充电到高水平的状态下，当复位信号SRST作为高水平施加于NMOS晶体管N38时，节点QS和节点QS_N分别被初始化为低水平(0)和高水平(1)。另外，在第二感测节点SO2被预充电到高水平的状态下，设置信号SSET作为高水平被施加于NMOS晶体管N39，节点QS和节点QS_N分别被设置为高水平(1)和低水平(0)。

在编程验证操作期间，锁存电路D_LATCH基于第二感测节点SO2的电位来感测验证数据，其中在相对较长的评估时段期间执行评估操作。例如，在使用一个验证电压对至少两个编程状态执行编程验证操作的操作中，锁存电路D_LATCH针对阈值电压分布相对较高的编程状态感测验证数据。

锁存电路D_LATCH可包括多个NMOS晶体管N41-N45以及反相器IV13和IV14。

反相器IV13和IV14在节点QD和节点QD_N之间反向并联连接。

NMOS晶体管N41和NMOS晶体管N42串联连接在第二感测节点SO2和接地电源VSS的端子之间，NMOS晶体管N41响应于传输信号TRAND而被导通，并且NMOS晶体管N42根据节点QD的电位水平而被导通或被关断。

NMOS晶体管N43被连接在节点QD和节点ND4之间，并且响应于复位信号DRST而被导通以使节点QD和节点ND4彼此电连接。NMOS晶体管N44被连接在节点QD_N和节点ND4之间，并且响应于设置信号DSET而被导通以使节点QD_N和节点ND4彼此电连接。NMOS晶体管N45被连接在节点ND4和接地电源VSS的端子之间，并且根据第二感测节点SO2的电位而被导通以使节点ND5和接地电源VSS的端子彼此电连接。

例如，当在编程验证操作期间通过施加高水平的设置信号DSET来导通NMOS晶体管N44时，NMOS晶体管N45根据第二感测节点SO2的电位水平(其根据位线BL1的电流量保持或变化)而被导通或被关断，由此验证数据可以被存储在锁存电路D_LATCH中。

在编程验证操作期间，锁存电路M_LATCH基于第一感测节点SO1的电位来感测验证数据，其中在相对较短的评估期间执行评估操作。例如，在使用一个验证电压对至少两个编程状态执行编程验证操作的操作中，锁存电路M_LATCH针对阈值电压分布相对较低的编程状态感测验证数据。

锁存电路M_LATCH可包括多个NMOS晶体管N46-N50以及反相器IV15和IV16。

反相器IV15和IV16在节点QM和节点QM_N之间反向并联连接。

NMOS晶体管N46和NMOS晶体管N47串联连接在第一感测节点SO1和接地电源VSS的端子之间，NMOS晶体管N46响应于传输信号TRANM而被导通，并且NMOS晶体管N47根据节点QM的电位水平而被导通或被关断。

NMOS晶体管N48被连接在节点QM和节点ND5之间，并且响应于复位信号MRST而被导通以使节点QM和节点ND5彼此电连接。NMOS晶体管N49被连接在节点QM_N和节点ND5之间，并且响应于设置信号MSET而被导通以使节点QM_N和节点ND5彼此电连接。NMOS晶体管N50被连接在节点ND6和接地电源VSS的端子之间，并且根据第一感测节点SO1的电位而被导通以使节点ND5和接地电源VSS的端子彼此电连接。

例如，当在编程验证操作期间通过施加高水平的设置信号MSET来导通NMOS晶体管N49时，NMOS晶体管N50根据第一感测节点SO1的电位水平(其根据位线BL1的电流量保持或改变)而被导通或被关断，由此验证数据可被存储在锁存电路M_LATCH中。

感测节点连接部件133被连接在第一感测节点SO1和第二感测节点SO2之间。感测节点连接部件133可包括传输晶体管PT，传输晶体管PT响应于第一传输信号TRANSO1和第一反相传输信号TRANSO1_N电连接或断开第一感测节点SO1和第二感测节点SO2。

感测节点连接部件133执行评估操作，以在第一评估时段期间通过使第一感测节点SO1和第二感测节点SO2彼此电连接，根据位线BL1的电流量来控制第一感测节点SO1和第二感测节点SO2的电位水平。此后，感测节点连接部件133执行评估操作，以在第一感测节点SO1和第二感测节点SO2在设置时间期间彼此电断开的状态下，根据位线BL1的电流量来控制第二感测节点SO2的电位水平。因此，在第一评估时段期间对第一感测节点SO1执行评估操作，并且在长于第一评估时段的第二评估时段期间对第二感测节点SO2执行评估操作。

因此，在使用一个验证电压对至少两个编程状态执行编程验证操作的操作中，第一感测节点SO1可根据阈值电压分布相对较低的编程状态反映验证数据，并且第二感测节点SO2可根据阈值电压分布相对较高的编程状态反映验证数据。

图13是用于描述根据本公开的一个实施例的图12的页缓冲器的编程验证操作的信号的波形图。

如下将参考图12和图13描述页缓冲器的编程验证操作。

在本公开的一个实施例中，将作为示例来描述通过将验证电压V_PV2施加于所选字线来验证第一编程状态PV1和第二编程状态PV2中的每个编程状态的方法。

在编程验证操作期间，页缓冲器PB1的锁存电路S_LATCH的节点QS被设置为低水平。

在位线预充电时段tBLPRECH中，PMOS晶体管P21响应于节点QS的电位水平而被导通，PMOS晶体管P22响应于低水平的预充电信号SA_PRECH_N而被导通，由此电源电压VDD被施加于第二感测节点SO2。此时，响应于第一传输信号TRANSO1和第一反相传输信号TRANSO1_N，感测节点连接部件133使第一感测节点SO1和第二感测节点SO2彼此电连接，由此第一感测节点SO1和第二感测节点SO2被预充到电源电压VDD的水平。

此外，NMOS晶体管N35响应于控制信号SA_CSOC而被导通，NMOS晶体管N32和NMOS晶体管N31分别响应于页缓冲器感测信号PB_SENSE和位线选择信号PBSEL而被导通，以对位线BL1进行预充电。

此后，PMOS晶体管P22响应于高水平的预充电信号SA_PRECH_N而被关断，施加于第二感测节点SO2的电源电压VDD被切断。在针对与第一编程状态PV1相对应的存储器单元的编程验证操作的第一评估时段tEVAL PV1期间，感测节点连接部件133响应于第一传输信号TRANSO1和第一反相传输信号TRANSO1_N而使第一感测节点SO1和第二感测节点SO2彼此电连接，由此在第一评估时段tEVAL PV1期间对第一感测节点SO1和第二感测节点SO2一起执行评估操作。因此，第一感测节点SO1和第二感测节点SO2的电位水平在第一评估时段tEVALPV1期间保持预充电水平，或者根据与对应位线连接的存储器单元的阈值电压值而降低。

当第一评估时段tEVAL PV1结束时，响应于第一传输信号TRANSO1和第一反相传输信号TRANSO1_N，感测节点连接部件133将第一感测节点SO1和第二感测节点SO2彼此电断开。因此，只有第二感测节点SO2电连接至位线BL1，并且评估操作继续被执行。因此，第二感测节点SO2的电位水平可保持预充电水平，或者可以在针对与第二编程状态PV2相对应的存储器单元的编程验证操作的第二评估时段tEVAL PV2期间根据连接至相应位线的存储器单元的阈值电压值而降低。即，当在长于第一评估时段tEVAL PV1的第二评估时段tEVAL PV2期间对第二感测节点SO2执行评估操作时，第二感测节点SO2的电位水平的降低宽度可大于第一感测节点SO1的电位水平的降低宽度。即，第二感测节点SO2的电位水平可被评估为低于第一感测节点SO1的电位水平。

当第二评估时段tEVAL PV2结束时，NMOS晶体管N33响应于第二传输信号TRANSO2而被关断，由此第二感测节点SO2和公共节点CSO彼此断开。

锁存电路M_LATCH的NMOS晶体管根据第一感测节点SO1的电位水平而被导通或被关断。此后，可将高水平的设置信号MSET施加于NMOS晶体管N49，由此节点QM_N可保持高水平或转换为低水平以存储与第一编程状态PV1相对应的验证数据。

锁存电路D_LATCH的NMOS晶体管N45根据第二感测节点SO2的电位水平而被导通或被关断。此后，可将高水平的设置信号DSET施加于NMOS晶体管N44，由此节点QD_N可保持高水平或转换为低水平以存储与第二编程状态PV2相对应的验证数据。

如上所述，根据本公开的另一实施例的页缓冲器可以在编程验证操作期间施加一个验证电压的同时一起对至少两个编程状态执行感测操作，使分别与编程状态相对应的感测节点电断开，并且在不同的评估时段期间对感测节点执行评估操作。评估时段可彼此重叠，因此可缩短操作时间。

此外，在上述实施例中，作为示例，通过使第一感测节点和第二感测节点彼此电分离，在施加一个验证电压的同时，一起对两个编程状态执行感测操作。然而，可通过将感测节点分成至少三个来执行对三个或更多编程状态的验证操作。

图14是用于描述根据本公开的另一实施例的页缓冲器的示图。

图2所示的多个页缓冲器PB1-PBm可以彼此相似的结构来配置，并且在本公开的一个实施例中，页缓冲器PB1的结构将被描述为示例。

图14所示的页缓冲器PB1可以是上面描述的图7的页缓冲器PB1和图12的页缓冲器PB1的结构彼此结合的结构。

参照图14，页缓冲器PB1可包括位线控制器131、位线放电器132、感测节点连接部件133以及多个锁存电路S_LATCH、D_LATCH和M_LATCH。

在编程操作的编程电压施加操作期间，位线控制器131将对应位线BL1的电位水平控制为编程抑制电压(例如，VDD)或编程允许电压(例如，VSS)。在编程操作的编程验证操作期间，位线控制器131根据存储在锁存器F_LATCH中的数据将对应位线BL1的电位水平预充电到第一设置水平或第二设置水平。此后，在第一和第二评估时段期间，位线控制器131将位线BL1和第二感测节点SO2彼此电连接，以根据位线BL1的电流变化量来控制第一感测节点SO1和第二感测节点SO2的电位水平。第二感测节点SO2可被称为主感测节点，而第一感测节点SO1可被称为子感测节点。

位线控制器131可包括多个NMOS晶体管N51-N55以及多个PMOS晶体管P31和P32。

NMOS晶体管N51被连接在位线BL1和节点ND1之间，并且响应于页缓冲器选择信号PBSEL而被导通以使位线BL1和节点ND1彼此电连接。

NMOS晶体管N52被连接在节点ND1和第一公共节点CSO1之间，并且响应于第一页缓冲器感测信号PB_SENSE1而被导通以使节点ND1和第一公共节点CSO1彼此电连接。

NMOS晶体管N53和NMOS晶体管N54并联连接在第二公共节点CSO2和第一公共节点CSO1之间。NMOS晶体管N53响应于第二页缓冲器感测信号PB_SENSE2而被导通以形成使第二公共节点CSO2和第一公共节点CSO1彼此连接的电流路径，并且NMOS晶体管N54响应于锁存电路F_LATCH的节点QF的电位而被导通以形成使第二公共节点CSO2和第一公共节点CSO1彼此连接的电流路径。当第二页缓冲器感测信号PB_SENSE2为高水平时的电位水平低于当第一页缓冲器感测信号PB_SENSE1为高水平时的电位水平。另外，当节点QF电位为高水平时的电位水平高于当第二页缓冲器感测信号PB_SENSE2为高水平时的电位水平。

PMOS晶体管P31和PMOS晶体管P32串联连接在电源电压VDD的端子和第二感测节点SO2之间，并且分别响应于锁存电路S_LATCH的节点QS和预充电信号SA_PRECH_N而被导通。

NMOS晶体管N55被连接在第二公共节点CSO2与PMOS晶体管P31和PMOS晶体管P32之间的节点之间，并且响应于控制信号SA_CSOC而被导通以将通过PMOS晶体管P31提供的电源电压VDD提供给公共节点CSO。

NMOS晶体管N56被连接在第二感测节点SO2和第二公共节点CSO2之间，并且响应于第二传输信号TRANSO2而被导通以使第二感测节点SO2和第二公共节点CSO2彼此电连接。

NMOS晶体管N57被连接在第二公共节点CSO2和锁存电路S_LATCH的节点ND2之间，并且响应于放电信号SA_DISCH而被导通以使第二公共节点CSO和节点ND2彼此电连接。

在编程验证操作的位线预充电操作期间，位线控制器131可根据节点QS和节点QF将位线BL1预充电到第一设置水平或者高于第一设置水平的第二设置水平。

例如，当节点QS和节点QF的电位水平是低水平时，PMOS晶体管P31响应于节点QS的电位水平而被导通，NMOS晶体管N55响应于控制信号SA_CSOC而被导通，因此第二公共节点CSO2被充电到VDD-Vth(N55的阈值电压)水平。NMOS晶体管N53响应于第二页缓冲器感测信号PB_SENSE2而被导通以在第二公共节点CSO2和第一公共节点CSO1之间形成电流路径，并且第一公共节点CSO1被充电到第二页缓冲器感测信号PB_SENSE2的电位水平-Vth(N53的阈值电压)的水平。另外，NMOS晶体管N51和NMOS晶体管N52分别响应于页缓冲器选择信号PBSEL和第一页缓冲器感测信号PB_SENSE1而被导通，因此第一公共节点CSO1的电位水平被传送到位线BL1。此时，由于第二页缓冲器感测信号PB_SENSE2的电位水平低于第一页缓冲器感测信号PB_SENSE1的电位水平，所以第一公共节点CSO1的电位水平被传送到位线BL1而不进行钳位操作。因此，位线BL1被预充电到第二页缓冲器感测信号PB_SENSE2的电位水平-Vth(N53的阈值电压)的水平(第一设置水平)。

另一方面，当节点QS的电位水平为低水平且节点QF的电位水平为高水平时，PMOS晶体管P31响应于节点QS的电位水平而被导通，NMOS晶体管N55响应于控制信号SA_CSOC而被导通，因此第二公共节点CSO2被充电到VDD-Vth(N55的阈值电压)的水平。

NMOS晶体管N53响应于第二页缓冲器感测信号PB_SENSE2而被导通以在第二公共节点CSO2和第一公共节点CSO1之间形成电流路径，并且NMMOS晶体管N54响应于节点QF的电位水平而被导通，以在第二公共节点CSO2和第一公共节点CSO1之间形成电流路径。此时，由于施加于NMOS晶体管N54的栅极的节点QF的电位水平高于第二页缓冲器感测信号PB_SENSE2的电位水平，所以第二公共节点CSO2的电位水平被传送到第一公共节点CSO1而没有钳位操作。因此，第一公共节点CSO1被充电到VDD-Vth(N55的阈值电压)水平。另外，NMOS晶体管N51和NMOS晶体管N52分别响应于页缓冲器选择信号PBSEL和第一页缓冲器感测信号PB_SENSE1而被导通，由此位线BL1被预充电。钳位操作由NMOS晶体管N52生成，因此位线BL1被预充电到第一页缓冲器感测信号PB_SENSE1的电位水平-Vth(N52的阈值电压)的水平(第二设置水平)。

位线放电器132被连接至位线控制器131的节点ND1，以对位线BL1的电位水平进行放电。

位线放电器132可包括连接在节点ND1和接地电源VSS的端子之间的NMOS晶体管N58，并且NMOS晶体管N58响应于位线放电信号BL_DIS而被导通以使节点ND1和接地电源VSS的端子电连接。

感测节点连接部件133被连接在第一感测节点SO1和第二感测节点SO2之间。感测节点连接部件133可包括传输晶体管PT，其响应于第一传输信号TRANSO1和第一反相传输信号TRANSO1_N电连接或断开第一感测节点SO1和第二感测节点SO2。

通过在第一评估时段期间使第一感测节点SO1和第二感测节点SO2彼此电连接，感测节点连接部件133执行评估操作以根据位线BL1的电流量来控制第一感测节点SO1和第二感测节点SO2的电位水平。此后，在设置时间期间第一感测节点SO1和第二感测节点SO2彼此电断开的状态中，感测节点连接部件133执行评估操作以根据位线BL1的电流量来控制第二感测节点SO2的电位水平。因此，在第一评估时段期间对第一感测节点SO1执行评估操作，并且在长于第一评估时段的第二评估时段期间对第二感测节点SO2执行评估操作。

因此，在使用一个验证电压对至少两个编程状态执行编程验证操作的操作中，第一感测节点SO1可根据阈值电压分布相对较低的编程状态反映验证数据，并且第二感测节点SO2可根据阈值电压分布相对较高的编程状态反映验证数据。

锁存电路S_LATCH可包括多个NMOS晶体管N59-N63以及反相器IV21和IV22。

反相器IV21和IV22在节点QS和节点QS_N之间反向并联连接。

NMOS晶体管N59和NMOS晶体管N60串联连接在第二感测节点SO2和接地电源VSS的端子之间，NMOS晶体管N59响应于传输信号TRANS而被导通，并且NMOS晶体管N60根据节点QS的电位水平而被导通或被关断。

NMOS晶体管N61被连接在节点QS和节点ND3之间，并且响应于复位信号SRST而被导通以使节点QS和节点ND3彼此电连接。NMOS晶体管N63被连接在节点ND3和接地电源VSS的端子之间，并且根据第二感测节点SO2的电位而被导通以使节点ND3和接地电源VSS的端子彼此电连接。例如，在第二感测节点SO2被预充电到高水平的状态中，当复位信号SRST作为高水平施加于NMOS晶体管N61时，节点QS和节点QS_N分别被初始化为低水平(0)和高水平(1)。另外，在第二感测节点SO2被预充电到高水平的状态下，设置信号SSET作为高水平施加于NMOS晶体管N62，节点QS和节点QS_N分别设置为高水平(1)和低水平(0)。

锁存电路F_LATCH可包括多个NMOS晶体管N64-N68以及反相器IV23和IV24。

反相器IV23和IV24在节点QF和节点QF_N之间反向并联连接。

NMOS晶体管N64和NMOS晶体管N65串联连接在第二感测节点SO2和接地电源VSS的端子之间，NMOS晶体管N64响应于传输信号TRANS而被导通，并且NMOS晶体管N65根据节点QS的电位水平而被导通或被关断。

NMOS晶体管N66被连接在节点QF和节点ND4之间，并且响应于复位信号FRST而被导通以使节点QF和节点ND4彼此电连接。NMOS晶体管N67被连接在节点QF_N和节点ND4之间，并且响应于设置信号FSET而被导通以使节点QF_N和节点ND4彼此电连接。NMOS晶体管N66被连接在节点ND4和接地电源VSS的端子之间，并且根据第二感测节点SO2的电位而被导通以使节点ND4和接地电源VSS的端子彼此电连接。例如，在第二感测节点SO2被预充电到高水平的状态中，当复位信号FRST作为高水平施加于NMOS晶体管N66时，节点QF和节点QF_N分别被初始化为低水平(0)和高水平(1)。另外，在第二感测节点SO2被预充电到高水平的状态中，设置信号FSET作为高水平施加于NMOS晶体管N68，节点QF和节点QF_N分别设置为高水平(1)和低水平(0)。

锁存电路D_LATCH可包括多个NMOS晶体管N69-N73以及反相器IV25和IV26。

反相器IV25和IV26在节点QD和节点QD_N之间反向并联连接。

NMOS晶体管N69和NMOS晶体管N70串联连接在第二感测节点SO2和接地电源VSS的端子之间，NMOS晶体管N69响应于传输信号TRAND而被导通，并且NMOS晶体管N70根据节点QD的电位水平而被导通或被关断。

NMOS晶体管N71被连接在节点QD和节点ND5之间，并且响应于复位信号DRST而被导通以使节点QD和节点ND5彼此电连接。NMOS晶体管N72被连接在节点QD_N和节点ND5之间，并且响应于设置信号DSET而被导通以使节点QD_N和节点ND5彼此电连接。NMOS晶体管N73被连接在节点ND5和接地电源VSS的端子之间，并且根据第二感测节点SO2的电位而被导通以使节点ND5和接地电源VSS的端子彼此电连接。

例如，当在编程验证操作期间通过施加高水平的设置信号DSET来导通NMOS晶体管N72时，NMOS晶体管N73根据第二感测节点SO2的电位水平(其根据位线BL1的电流量保持或改变)而被导通或被关断，由此在第二感测节点SO2上评估的验证数据可被存储在锁存电路D_LATCH中。

锁存电路M_LATCH可包括多个NMOS晶体管N74-N78以及反相器IV27和IV28。

反相器IV27和IV28在节点QM和节点QM_N之间反向并联连接。

NMOS晶体管N74和NMOS晶体管N75串联连接在第一感测节点SO1和接地电源VSS的端子之间，NMOS晶体管N74响应于传输信号TRANM而被导通，并且NMOS晶体管N75根据节点QM的电位水平而被导通或被关断。

NMOS晶体管N76被连接在节点QM和节点ND6之间，并且响应于复位信号MRST而被导通以使节点QM和节点ND6彼此电连接。NMOS晶体管N77被连接在节点QM_N和节点ND6之间，并且响应于设置信号MSET而被导通以使节点QM_N和节点ND6彼此电连接。NMOS晶体管N78被连接在节点ND6和接地电源VSS的端子之间，并且根据第一感测节点SO1的电位而被导通以使节点ND6和接地电源VSS的端子彼此电连接。

例如，当在编程验证操作期间通过施加高水平的设置信号MSET来导通NMOS晶体管N77时，NMOS晶体管N78根据第一感测节点SO1的电位水平(其根据位线BL1的电流量保持或改变)而被导通或被关断，由此在第一感测节点SO1上评估的验证数据可被存储在锁存电路M_LATCH中。

图15是用于描述根据本公开的一个实施例的图14的页缓冲器的编程验证操作的信号的波形图。

以下将参考图14和图15描述根据本公开的另一实施例的页缓冲器的编程验证操作。

在本公开的一个实施例中，将作为示例来描述通过将验证电压V_PV2施加于所选字线来验证第一编程状态PV1和第二编程状态PV2中的每个编程状态的方法。

当与第一编程状态PV1相对应的待编程数据被存储在多个页缓冲器中的页缓冲器PB1中时，页缓冲器PB1的锁存电路S_LATCH的节点QS和锁存电路F_LATCH的节点QF被设置为低水平。

在位线预充电时段tBLPRECH中，PMOS晶体管P31响应于节点QS的电位水平而被导通，PMOS晶体管P32响应于低水平的预充电信号SA_PRECH_N而被导通，因此第一和第二感测节点SO1和SO2被预充电到电源电压VDD的水平。NMOS晶体管N55响应于高水平的控制信号SA_CSOC而被导通，因此第二公共节点CSO2被充电到VDD-Vth(N55的阈值电压)水平。NMOS晶体管N53响应于A水平的第二页缓冲器感测信号PB_SENSE2而被导通以形成使第二公共节点CSO2和第一公共节点CSO1彼此连接的电流路径，因此第一公共节点CSO1被充电到第二页缓冲器感测信号PB_SENSE2的电位A-Vth(N53的阈值电压)。因此，位线BL1被预充电到第一设置水平(PB_SENSE2-Vth)。

当验证电压V_PV2施加于所选字线时，与位线BL1连接的存储器单元中的连接至所选字线的存储器单元在阈值电压高于验证电压V_PV1时被关断，并且在阈值电压低于验证电压V_PV1时被导通。即，流过位线BL1的电流量根据存储器单元的阈值电压而变化。

此后，在评估时段tEVAL的第一评估时段tEVAL PV1中，PMOS晶体管P32响应于高水平的预充电信号SA_PRECH_N而被关断，并且施加于第二感测节点SO2的电源电压VDD被切断。在针对与第一编程状态PV1相对应的存储器单元的编程验证操作的第一评估时段tEVALPV1期间，感测节点连接部件133响应于第一传输信号TRANSO1和第一反相传输信号TRANSO1_N而使第一感测节点SO1和第二感测节点SO2彼此电连接，从而在第一评估时段tEVAL PV1期间对第一感测节点SO1和第二感测节点执行评估操作。因此，在第一评估时段tEVAL PV1期间，第一感测节点SO1和第二感测节点SO2的电位水平保持预充电水平，或根据连接至相应位线的存储器单元的阈值电压值而降低。

当第一评估时段tEVAL PV1结束时，响应于第一传输信号TRANSO1和第一反相传输信号TRANSO1_N，感测节点连接部件133使第一感测节点SO1和第二感测节点SO2彼此电断开，因此，只有第二感测节点SO2电连接至位线BL1，并且评估操作继续被执行。因此，在针对与第二编程状态PV2相对应的存储器单元的编程验证操作的第二评估时段tEVAL PV2期间，第二感测节点SO2的电位水平可保持预充电水平，或者可以根据与相应位线连接的存储器单元的阈值电压值而降低。即，当在长于第一评估时段tEVAL PV1的第二评估时段tEVALPV2期间对第二感测节点SO2执行评估操作时，第二感测节点SO2的电位水平的降低宽度可大于第一感测节点SO1的电位水平的降低宽度。即，第二感测节点SO2的电位水平可被评估为低于第一感测节点SO1的电位水平。

当第二评估时段tEVAL PV2结束时，NMOS晶体管N33响应于第二传输信号TRANSO2被关断，由此第二感测节点SO2和公共节点CSO彼此断开。

锁存电路M_LATCH的NMOS晶体管N78根据第一感测节点SO1的电位水平而被导通或被关断。此后，可将高水平的设置信号MSET施加于NMOS晶体管N77，由此节点QM_N可保持高水平或转换为低水平以存储与第一编程状态PV1相对应的验证数据。

锁存电路D_LATCH的NMOS晶体管N73根据第二感测节点SO2的电位水平而被导通或被关断。此后，可将高水平的设置信号DSET施加于NMOS晶体管N72，由此节点QD_N可保持高水平或转换为低水平以存储与第二编程状态PV2相对应的验证数据。

在一个实施例中，由于编程验证操作是页缓冲器PB1存储对应于第一编程状态PV1的待编程数据的情况下的编程验证操作，因此使用由锁存电路M_LATCH感测的验证数据来执行验证操作。

当与第二编程状态PV2对应的待编程数据被存储在多个页缓冲器中的页缓冲器PB1中时，页缓冲器PB1的锁存电路S_LATCH的节点QS被设置为低水平，并且锁存电路F_LATCH的节点QF被设置为高水平。

在位线预充电时段tBLPRECH中，PMOS晶体管P31响应于节点QS的电位水平而被导通，PMOS晶体管P32响应于低水平的预充电信号SA_PRECH_N而被导通，因此第一和第二感测节点SO1和SO2被预充电到电源电压VDD的水平。NMOS晶体管N55响应于高水平的控制信号SA_CSOC而被导通，因此第二公共节点CSO2被充电到VDD-Vth(N55的阈值电压)水平。NMOS晶体管N53响应于A水平的第二页缓冲器感测信号PB_SENSE2而被导通以形成使第二公共节点CSO2和第一公共节点CSO1彼此连接的电流路径，并且NMOS晶体管N54响应于节点QF的电位水平而被导通以形成使第二公共节点CSO2和第一公共节点CSO1彼此连接的电流路径。此时，由于施加于NMOS晶体管N54的栅极的节点QF的电位水平高于第二页缓冲器感测信号PB_SENSE2的电位水平，所以第二公共节点CSO2的电位水平被传送到第一公共节点CSO1而没有钳位操作。因此，第一公共节点CSO1被充电到VDD-Vth(N55的阈值电压)水平。另外，NMOS晶体管N52响应于高于A的B水平的第一页缓冲器感测信号PB_SENSE1而被导通，由此位线BL1被预充电，钳位操作由NMOS晶体管N52生成，因此位线BL1被预充电到第二设置水平(PB_SENSE1-Vth)。

当验证电压V_PV2施加于所选字线时，与位线BL1连接的存储器单元中的连接至所选字线的存储器单元在阈值电压高于验证电压V_PV2时被导通，并且在阈值电压低于验证电压V_PV2时被关断。即，流过位线BL1的电流量根据存储器单元的阈值电压而变化。

此后，在评估时段tEVAL的第一评估时段tEVAL PV1中，PMOS晶体管P32响应于高水平的预充电信号SA_PRECH_N而被关断，并且施加于第二感测节点SO2的电源电压VDD被切断。在针对与第一编程状态PV1相对应的存储器单元的编程验证操作的第一评估时段tEVALPV1期间，感测节点连接部件133响应于第一传输信号TRANSO1和第一反相传输信号TRANSO1_N而使第一感测节点SO1和第二感测节点SO2彼此电连接，由此在第一评估时段tEVAL PV1期间对第一感测节点SO1和第二感测节点SO2执行评估操作。因此，在第一评估时段tEVAL PV1期间，第一感测节点SO1和第二感测节点SO2的电位水平保持预充电水平，或根据连接至相应位线的存储器单元的阈值电压值而降低。

当第一评估时段tEVAL PV1结束时，响应于第一传输信号TRANSO1和第一反相传输信号TRANSO1_N，感测节点连接部件133使第一感测节点SO1和第二感测节点SO2彼此电断开。因此，只有第二感测节点SO2电连接至位线BL1，并且评估操作继续被执行。因此，在针对与第二编程状态PV2相对应的存储器单元的编程验证操作的第二评估时段tEVAL PV2期间，第二感测节点SO2的电位水平可保持预充电水平，或者可以根据连接至相应位线的存储器单元的阈值电压值而降低。即，当在长于第一评估时段tEVAL PV1的第二评估时段tEVALPV2期间对第二感测节点SO2执行评估操作时，第二感测节点SO2的电位水平的降低宽度可大于第一感测节点SO1的电位水平的降低宽度。即，第二感测节点SO2的电位水平可被评估为低于第一感测节点SO1的电位水平。

当第二评估时段tEVAL PV2结束时，NMOS晶体管N33响应于第二传输信号TRANSO2而被关断，由此第二感测节点SO2和第二公共节点CSO2彼此断开。

锁存电路M_LATCH的NMOS晶体管N78根据第一感测节点SO1的电位水平而被导通或被关断。此后，可将高水平的设置信号MSET施加于NMOS晶体管N77，由此节点QM_N可保持高水平或转换为低水平以存储与第一编程状态PV1相对应的验证数据。

锁存电路D_LATCH的NMOS晶体管N73根据第二感测节点SO2的电位水平而被导通或被关断。此后，可将高水平的设置信号DSET施加于NMOS晶体管N72，由此节点QD_N可保持高水平或转换为低水平以存储与第二编程状态PV2相对应的验证数据。

在一个实施例中，由于编程验证操作是其中页缓冲器PB1存储对应于第二编程状态PV1的待编程数据的情况下的编程验证操作，因此使用由锁存电路D_LATCH感测的验证数据来执行验证操作。

表格2

表格2是示出在使用一个验证电压的编程验证操作期间d锁存电路的节点QS和QF的设置状态以及第一和第二公共节点CSO1和CSO2以及位线BL的预充电水平的表格。

在表格2中，较低编程状态和较高编程状态分别指示针对使用一个验证电压的编程验证的两个编程状态中的阈值电压分布较低的较低编程状态和阈值电压分布较高的较高编程状态。例如，在使用验证电压V_PV2的编程验证操作期间，较低编程状态是第一编程状态PV1，较高编程状态是第二编程状态PV2，并且剩余编程状态是第三编程状态到第十五编程状态PV3-PV15。

如上所述，根据本公开的另一实施例，在编程验证操作期间，位线根据编程状态被预充电到不同的预充电水平，并且将位线的电流量反映为感测节点的电位水平的评估时段根据编程状态进行划分。即，通过将阈值电压分布较低的编程状态的编程验证操作期间的评估时段设置为短并且将阈值电压分布较高的编程状态的编程验证操作期间的评估时段设置为长，可以进一步改进编程验证操作的精度，从而改进编程状态之间的单元电流差异。此外，分别对应于编程状态的感测节点彼此断开，并且在不同的评估时段期间对感测节点执行评估操作。评估时段可彼此重叠，由此可以减少操作时间。

图16是用于描述存储器系统的另一实施例的示图。

参照图16，存储器系统30000可实施为蜂窝电话、智能电话、平板电脑、个人数字助理(PDA)或无线通信装置。存储器系统30000可包括存储器装置1100和能够控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可在处理器3100的控制下控制存储器装置1100的数据存取操作，例如编程操作、擦除操作或读取操作。

在存储器控制器1200的控制下，在存储器装置1100中编程的数据可通过显示器3200输出。

无线电收发器3300可通过天线ANT发射和接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收到的无线电信号转换为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并将处理后的信号发送给存储器控制器1200或显示器3200。存储器控制器1200可将由处理器3100处理的信号编程到存储器装置1100。另外，无线电收发器3300可将从处理器3100输出的信号转换为无线电信号，并通过天线ANT将转换后的无线电信号输出给外部装置。输入装置3400可以是能够输入用于控制处理器3100的操作的控制信号或待由处理器3100处理的数据的装置。输入装置3400可实施为诸如触摸板或计算机鼠标的指点装置、键盘或小键盘。处理器3100可控制显示器3200的操作，使得从控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200输出。

根据一个实施例，能够控制存储器装置1100的操作的存储器控制器1200可实施为处理器3100的一部分，并且也可以实施为与处理器3100分离的芯片。另外，存储器控制器1200可通过图1所示的控制器1200的示例来实施。

图17是用于描述存储器系统的另一示例的示图。

参照图17，存储器系统40000可实施为个人计算机(PC)、平板电脑、网络书、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。

存储器系统40000可包括存储器装置1100和能够控制存储器装置1100的数据处理操作的存储器控制器1200。

处理器4100可根据通过输入装置4200输入的数据，通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可实施为诸如触摸板或计算机鼠标的指点装置、键盘或小键盘。

处理器4100可控制存储器系统40000的整体操作，并控制存储器控制器1200的操作。根据一个实施例，能够控制存储器装置1100的操作的存储器控制器1200可实施为处理器4100的一部分，或者可以实施为与处理器4100分离的芯片。另外，存储器控制器1200可通过图1所示的控制器1200的示例来实施。

图18是用于描述存储器系统的另一实施例的示图。

参照图18，存储器系统50000可实施为图像处理装置，例如数码相机、设置有数码相机的便携电话、设置有数码相机的智能手机或设置有数码相机的平板电脑。

存储器系统50000包括存储器装置1100和能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200。

存储器系统50000的图像传感器5200可将光学图像转换为数字信号。转换后的数字信号可传输到处理器5100或存储器控制器1200。在处理器5100的控制下，转换后的数字信号可通过显示器5300输出，或通过存储器控制器1200存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可在处理器5100或存储器控制器1200的控制下通过显示器5300输出。

根据一个实施例，能够控制存储器装置1100的操作的存储器控制器1200可实施为处理器5100的一部分，或者可实施为与处理器5100分离的芯片。另外，存储器控制器1200可通过图1所示的控制器1200的示例来实施。

图19是用于描述存储器系统的另一实施例的示图。

参照图19，存储器系统70000可实施为存储器卡或智能卡。存储器系统70000可包括存储器装置1100、存储器控制器1200和卡接口7100。

存储器控制器1200可控制存储器装置1100和卡接口7100之间的数据交换。根据一个实施例，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。另外，存储器控制器1200可通过图1所示的控制器1200的示例来实施。

卡接口7100可根据主机60000的协议在主机60000和存储器控制器1200之间进行数据交换接口。根据一个实施例，卡接口7100可支持通用串行总线(USB)协议和芯片(IC)-USB协议。这里，卡接口可以指能够支持由主机60000使用的协议的硬件、安装在硬件中的软件或信号传输方法。

当存储器系统70000被连接至主机60000(诸如PC、平板电脑、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，接口6200可以在微处理器6100的控制下通过卡接口7100和存储器控制器1200执行与存储器装置1100的数据通信。

虽然已参考一些实施例和附图描述了本公开，但本公开不限于上述实施例，并且本公开所属领域的技术人员可根据公开的描述进行各种更改和修改。