具体实施方式

本专利文档提供了基本上解决与相关技术的限制或缺点有关的一个或更多个问题的半导体装置的实现和示例。所公开的技术的一些实现提出了具有改善且更大的自由度的线连接的半导体装置。

现在将详细参照所公开的技术的各方面进行说明，其实施方式和示例在附图中示出。尽可能地，贯穿附图使用相同的附图标记指代相同或相似的部分。

与所公开的技术的实施方式相关联，仅出于示例性目的而公开了特定的结构性描述和功能性描述。实施方式表示有限数量的可能实施方式，然而，在不脱离所公开的技术的范围或精神的情况下，可以以各种不同方式来实现所公开的技术的实施方式。

在描述所公开的技术时，术语“第一”和“第二”可以用于描述多个组件，但是这些组件在数量或顺序方面不受术语的限制。这些术语可以用于将一个组件与另一组件区分开。例如，在不脱离本公开的范围的情况下，第一组件可以称为第二组件，并且第二组件可以称为第一组件。

本申请中使用的术语仅用于描述特定实施方式，并非旨在限制所公开的技术。除非另外明确指出，否则单数表达可以包括复数表达。

除非另有定义，否则本文所用的包括技术术语或科学术语的所有术语具有与本领域技术人员所理解的含义相同的含义。可以对在通用字典中定义的术语进行分析，以具有与相关领域的上下文相同的含义，并且除非在本申请中明确定义，否则不应将其分析为具有理想含义或过于形式化的含义。在所公开的技术中使用的术语仅出于描述特定实施方式的目的，而无意于限制本公开。

图1是例示根据本公开的实施方式的半导体装置的框图。在图1中，第三方向(TD)是垂直于水平面的方向，该水平面形成为在第一方向(FD)和第二方向(SD)中的每一个上延伸。例如，第三方向(TD)可以垂直于第一方向(FD)和第二方向(SD)中的每一个。

参照图1，半导体装置可以包括布置在基板10上方的逻辑电路20和存储器单元阵列30。

基板10可以是单晶半导体膜。例如，基板10可以是体硅基板、绝缘体上硅(SOI)基板、锗(Ge)基板、绝缘体上锗(GOI)基板、和硅锗基板中的任何一种，或者可以是通过选择性外延生长(SEG)工艺形成的外延薄膜。

存储器单元阵列30可以包括多个存储块，每个存储块由稍后将描述的“BLK”表示。每个存储块可以包括多个单元串，每个单元串由稍后将描述的“CST”表示。每个单元串可以电联接到栅极层叠物、位线和源极线。栅极层叠物可以包括多条字线和多条选择线。每条选择线可以用作对应的选择晶体管的栅电极，并且每条字线可以用作对应的存储器单元的栅电极。

逻辑电路20可以包括电联接到存储器单元阵列30的NMOS晶体管、PMOS晶体管、至少一个电阻器和至少一个电容器。NMOS晶体管、PMOS晶体管、电阻器和电容器可以用作行解码器、列解码器、页缓冲器电路和控制电路的组成元件。

在一些实施方式中，逻辑电路20可以设置在存储器单元阵列30和基板10之间。例如，存储器单元阵列30可以形成为在第三方向(TD)上看与逻辑电路20交叠。如果存储器单元阵列30与逻辑电路20交叠，则能够减小基板10的上面设置有存储器单元阵列30和逻辑电路20的区域的尺寸。在其它实施方式中，存储器单元阵列30可以设置在逻辑电路20和基板10之间。

图2是例示根据本公开的实施方式的图1的半导体装置的立体图。

参照图2，逻辑电路20可以设置在基板10上方，并且存储器单元阵列30可以设置在位于或设置于逻辑电路20上方的源极板31上方。

基板10可以是第一导电半导体基板，例如，P型导电半导体基板。源极板31可以由多晶硅层形成。

逻辑电路20可以包括行解码器21、页缓冲器电路22和外围电路23。行解码器21可以形成为在基板10的边缘或边缘附近在第一方向(FD)上延伸。

页缓冲器电路22可以形成为在第二方向(SD)上延伸。页缓冲器电路22可以形成在存储器单元阵列30之下。页缓冲器电路22可以形成为在存储器单元阵列30的下部与存储器单元阵列30交叠。

外围电路23可以在基板10上设置在页缓冲器电路22的相对两侧，并且与页缓冲器电路22沿第一方向(FD)布置。为了便于描述，外围电路23中的在第一方向(FD)上设置在页缓冲器电路22的一侧上的部分在下文中将定义为第一外围电路23A，并且外围电路23中设置于页缓冲器电路22的另一侧的部分将在下文中定义为第二外围电路23B。

第一外围电路23A可以通过被布置为在第一方向(FD)上横穿页缓冲器电路22的上部的线(RW)电连接到第二外围电路23B。线(RW)可以将电力和信号传输至第一外围电路23A和第二外围电路23B。

在一些实施方式中，第一外围电路23A和第二外围电路23B可以分别设置在页缓冲器电路22的两侧，并且类似地，行解码器21可以被划分并联接到在第一方向或第二方向(FD、SD)上布置的页缓冲器电路22的相对两侧。然而，所公开的技术的范围或精神不限于此，并且在其它实施方式中，页缓冲器电路22、外围电路23和行解码器21的方向和位置可以改变，并且页缓冲器电路22、外围电路23和行解码器21的数量也可以根据需要改变。

位线(BL)可以设置在存储器单元阵列30上方。位线(BL)可以形成为在第一方向(FD)上延伸，并且可以沿第二方向(SD)设置。位线(BL)可以用于将存储器单元阵列30和页缓冲器电路22互连，并且可以电联接到存储器单元阵列30和页缓冲器电路22。

页缓冲器电路22和位线(BL)可以通过多个位线接触焊盘(BLCP)电连接，多个位线接触焊盘(BLCP)电联接到页缓冲器电路22并且设置在设置于页缓冲器电路22和源极板31之间的任何一个线层中。位线(BL)可以通过位线接触件(BLC)联接到位线接触焊盘(BLCP)，位线接触件(BLC)形成为在第三方向(TD)上贯穿存储器单元阵列30和源极板31。位线接触焊盘(BLCP)可以用作位线接触件(BLC)的着陆焊盘(landing pad)。

图3是例示根据本公开的实施方式的图2中的页缓冲器电路22的布局结构的示意图。

参照图3，页缓冲器电路22可以包括多个页缓冲器(PB)。页缓冲器(PB)可以形成为具有8行的矩阵状形状。例如，行或页缓冲器可以在第二方向(SD)上延伸，并且行可以在第一方向(FD)上间隔开或沿第一方向(FD)布置。页缓冲器电路22可以包括8级Stage<0>至Stage<7>。页缓冲器电路22的级数可以理解为在位线(BL)的延伸方向上布置的页缓冲器(PB)的数量。尽管为了便于描述，图3例示了其中页缓冲器电路22包括8级的示例情况，但是所公开的技术的范围或精神不限于此，并且在其它实施方式中级数可以改变。

位线接触区域(BLOFC)可以设置在彼此邻近或相邻的两级(即，一对级)之间。例如，位线接触区域(BLOFC)可以设置在级Stage<0>与级Stage<1>之间、级Stage<2>与级Stage<3>之间、级Stage<4>和级Stage<5>之间、以及级Stage<6>和级Stage<7>之间。

在图1所示的层叠的半导体装置中，逻辑电路20与存储器单元阵列30之间的信号通信需要用于将下连接结构(诸如例如存储器单元阵列的下部)电联接至位线(BL)的线。这样的线可以设置在层叠的半导体装置的特定区域中。例如，在位线接触区域(BLOFC)中，可以设置用于将逻辑电路20的页缓冲器(PB)中包含的晶体管联接到存储器单元阵列30的位线的线，以及对应的焊盘。

联接到邻近的级中包含的页缓冲器(PB)的连接图案123可以设置在位线接触区域(BLOFC)中。连接图案123可以通过接触插塞125联接到上线。

图3例示了其中连接图案123在第二方向(SD)上设置为两列的示例性情况。第一列(即，上列)中的连接图案123可以联接到位于位线接触区域(BLOFC)的在第一方向(FD)上的一侧(即，上侧)的级的页缓冲器(PB)。第二列(即，下列)中的连接图案123可以联接至位于位线接触区域(BLOFC)的另一侧(即，下侧)的级的页缓冲器(PB)。尽管为了便于描述，图3例示了连接图案123设置成两列的示例性情况，但是包含在连接图案123中的列数不限于此。

图4是例示根据本公开的实施方式的图1中的结构的示意图。为了清楚起见，在图4中未示出层间绝缘膜。图4中所示的第一方向(FD)和第三方向(TD)与图1的方向相同。

图4例示了其中设置在靠近或邻近基板10的下层或下部中的页缓冲器电路22中包含的晶体管(TR)联接到布置在页缓冲器电路22的上层中的位线的结构。晶体管(TR)可以通过下连接结构130、位线接触焊盘(BLCP)和位线接触件(BLC)联接，使得晶体管(TR)可以电连接到对应的位线(BL)。

晶体管(TR)可以包含在图3所示的页缓冲器(PB)中。除了图4所示的晶体管(TR)之外，图3中所示的页缓冲器(PB)还可以包括多个晶体管。

晶体管(TR)可以包括限定在基板10的有源区(ACT)中的结Jn1和Jn2，以及形成于基板10的有源区(ACT)中的栅电极(G)。基板10的有源区(ACT)可以限定在形成于基板10中的器件隔离层(未示出)之间。

栅电极(G)可以与栅极绝缘膜(GIF)共同形成在基板10的有源区(ACT)上方，栅极绝缘膜(GIF)介于栅电极(G)和有源区(ACT)之间。结Jn1和Jn2中的每个可以是通过在基板10的有源区(ACT)中注入导电杂质而限定的区域，并且结Jn1和Jn2可以设置在栅电极(G)的相对两侧。例如，结Jn1和Jn2中的每个可以包括N型杂质。结Jn1和Jn2中的每个可以用作源极结或漏极结。

晶体管(TR)的结(Jn1)可以与下连接结构130接触。结(Jn1)可以是晶体管(TR)的结之一，并且可以被限定在由一个或更多个器件隔离层(未示出)分隔的基板10的有源区(ACT)中。

下连接结构130可以包括层叠在晶体管(TR)的结(Jn1)和位线接触焊盘(BLCP)之间的第一导电接触插塞121、连接图案123、第二导电接触插塞125、连接图案131和第三导电接触插塞133。

在此示例中，第一导电接触插塞121可以与结(Jn1)接触。连接图案123可以设置在第一导电接触插塞121上方。当在第三方向(TD)观看时，连接图案123比第一导电接触插塞121尺寸更大，从而接触裕度增加。第二导电接触插塞125可以形成为在从连接图案123到位线接触焊盘(BLCP)的方向上延伸。

连接图案131可以是金属图案，并且可以设置在第二导电接触插塞125上。当在第三方向(TD)上观看时，连接图案131可以比第二导电接触插塞125尺寸更大，从而接触裕度增加。第三导电接触插塞133可以设置在连接图案131和位线接触焊盘(BLCP)之间。第三导电接触插塞133可以设置在连接图案131上方，并且可以形成为在从连接图案131到位线接触焊盘(BLCP)的方向上延伸，使得延伸的第三导电接触插塞133能够与位线接触焊盘(BLCP)和连接图案131接触。

位线接触焊盘(BLCP)可以是使下连接结构130联接到位线(BL)的位线连接焊盘。位线接触焊盘(BLCP)可以用作使位线接触件(BLC)着陆的着陆焊盘，并且可以布置为与位线(BL)的布置结构相对应。

位线接触焊盘(BLCP)可以电联接至图3所示的连接图案123和接触插塞125。位线接触焊盘(BLCP)可以由导线形成。位线接触焊盘(BLCP)可以形成或设置在与导线(A)相同的层中。位线接触焊盘(BLCP)可以与导线(A)断连，使得位线接触焊盘(BLCP)可以形成为岛形状。也就是说，导线(A)可以被截断或分段以得到独立的位线接触焊盘(BLCP)。结果，能够提高现在与位线接触焊盘(BLCP)断连的导线(A)的其余部分的线连接的自由度。

单元串(CST)可以包含在存储块(BLK)中。每个单元串(CST)可以在穿过位线接触插塞(BCT)之后联接到位线(BL)。单元串(CST)可以形成为各种形状。单元串(CST)可以通过位线(BL)和位线接触件(BLC)联接到位线接触焊盘(BLCP)。在这种情况下，位线接触件(BLC)可以形成为导电接触插塞。

在一些实施方式中，位线(BL)、位线接触件(BLC)、位线接触焊盘(BLCP)、第三导电接触插塞133、连接图案131、第二导电接触插塞125和连接图案123可以在第三方向(TD)上成一列彼此垂直联接，从而形成垂直结构。下连接图案123可以通过第一导电接触插塞121电连接到页缓冲器(PB)的晶体管(TR)的线。

如在第三方向(TD)上观看，布置位线(BL)、位线接触件(BLC)、位线接触焊盘(BLCP)、第三导电接触插塞133、连接图案131、第二导电接触插塞125和连接图案123的特定区域中可以定义为位线接触区域(BLOFC)(即，稍后将描述的第一区域)。另外，在第一方向(FD)上位于位线接触区域(BLOFC)两侧的区域可以定义为第二区域(SR)(稍后描述)。页缓冲器(PB)的晶体管(TR)可以设置在第二区域(SR)上方。在第二区域(SR)中，连接图案123可以通过第一导电接触插塞121电联接到晶体管(TR)的结(Jn1)。

图5是例示根据本公开的实施方式的图4中的半导体装置的元件的布局图。为了简化附图，在图5中仅例示了进一步解释本公开的实施方式所需的线层。

参照图5，可以在基板(未示出)中限定第一区域(BLOFC)和第二区域(SR)。联接到包含在相邻一对级中的页缓冲器(PB)的位线接触焊盘(BLCP)可以布置在第一区域(BLOFC)中。

在图5中，第一区域(BLOFC)可以与图4所示的位线接触区域(BLOFC)基本相同。第二区域(SR)可以位于位线接触区域(BLOFC)的在第一方向(FD)上的两侧。图4中所示的页缓冲器(PB)可以设置在第二区域SR上方。

连接图案131可以设置在位线接触焊盘(BLCP)的下平面中。连接图案131可以形成为在第一方向(FD)上延伸的线形状。然而，在第三方向(TD)上观看时，连接图案131的一些部分可以被配置成具有使连接图案131与位线接触焊盘(BLCP)的连接图案123交叉的角度、曲线或弯曲。例如，连接图案131可以形成围绕位线接触区域(BLOFC)中在第二方向(SD)上彼此偏移的位线接触焊盘(BLCP)的折线(dogleg)。

连接图案131的总体延伸方向可以与第一方向(FD)相同。第二方向(SD)可以被认为是连接图案131的布置方向。连接图案131可以在第二方向(SD)上以恒定节距的间隔布置。

位线接触焊盘(BLCP)可以设置在位线的下平面或下部中(未示出)。也就是说，位线接触焊盘(BLCP)可以设置在连接图案131上方或者连接图案131的上表面之上，并且在下连接结构130上方。位线接触焊盘(BLCP)可以形成在位线接触区域(BLOFC)中。每个位线接触焊盘(BLCP)可以通过断连并去除连接线的一些部分或区段而形成为矩形岛状形状。例如，矩形岛状形状与通过在预定方向上延伸形成于相同层上的导线形成的线形状不同，而是可以指其中矩形岛状形状的至少一些部分相互独立地断连并构造的集成焊盘。

不仅下连接结构130，而且用于将上位线接触件(BLC)电联接到位线的接触插塞(未示出)可以形成在位线接触焊盘(BLCP)上方。位线接触焊盘(BLCP)可以通过第二导电接触插塞125电连接到下连接图案123。第三导电接触插塞133可以形成在位线接触焊盘(BLCP)下方，使得第三导电接触插塞133可以电连接到下连接图案131。位线接触件(BLC)可以形成在位线接触焊盘(BLCP)上方，使得位线接触件(BLC)可以电联接到位线。

导线(A)设置在相对于第一区域(BLOFC)位于两侧(即，上侧和下侧)的第二区域(SR)中。然而，在第一区域(BLOFC)内，导线(A)可以与位线接触焊盘(BLCP)断连，使得导线(A)不联接到位线(未示出)。也就是说，如图4所示，尽管导线(A)与位线接触焊盘(BLCP)形成或设置在相同的层中，但是导线(A)不电联接到位线接触焊盘(BLCP)。结果，导线(A)由于它们没有电连接到位线(未示出)(即，导线(A)未被用作位线连接焊盘)而在线连接上具有改进的自由度。尽管为了便于描述，在图5中示出的导线(A)作为示例设置在水平方向上，但是所公开的技术的范围或精神不限于此，并且应当注意，导线(A)也能够在垂直方向或其它方向上设置。

设置在相对于位线接触区域(BLOFC)位于两侧(即，上侧和下侧)的第二区域(SR)中的导线(A)和连接图案131可以电联接到也位于或设置于第二区域(SR)中的级的页缓冲器(PB)(参见图3)。

位线接触焊盘(BLCP)可以用作位线接触件的着陆焊盘，使得位线接触焊盘(BLCP)能够通过上位线接触件(BLC)联接到位线。参照图5，由线“VL”表示形成为在第二方向(SD)上横穿位线接触区域(BLOFC)的中心部的虚拟线。结果，设置在线(VL)的一侧(即，上侧)的位线接触焊盘(BLCP)能够电联接至在第一方向(FD)上位于相同侧(即，上侧)的级的页缓冲器(PB)(参见图3)。类似地，位于线(VL)的另一侧(下侧)的位线接触焊盘(BLCP)可以电联接至在第一方向(FD)上位于相同侧(下侧)的级的页缓冲器(PB)(参见图3)。

位于虚拟线(VL)一侧的位线接触焊盘(BLCP)和位于虚拟线(VL)另一侧的其它位线接触焊盘(BLCP)可以相对于虚拟线(VL)彼此镜像。位于位线接触区域(BLOFC)内的相邻区域中的位线接触焊盘(BLCP)可以具有基于第一方向(FD)(即，与虚拟线VL相交的垂直方向)的中心部在第二方向(SD)上布置的镜像对称结构。

设置在位线接触区域(BLOFC)上方的预定数量的位线接触焊盘(BLCP)可以成对(或分组)，使得位线接触焊盘(BLCP)可以形成为成对的位线接触焊盘(BLCP)。结果，这种成对的图案可以在第一方向(FD)上设置在相同的连接图案131上方。当在第三方向(TD)上观看时，预定数量的位线接触焊盘(BLCP)可以在第一方向(FD)连续形成。

例如，可以以在虚拟线VL一侧上的四个图案(即，四个位线接触焊盘)布置成在第一方向(FD)的一条线的形式的方式来配置位线接触焊盘(BLCP)。然而，四个位线接触焊盘(BLCP)之一可以设置为在第二方向(SD)上相对于其余三个位线接触焊盘(BLCP)偏离或偏移。因此，偏移的位线接触焊盘(BLCP)可以对应于不同于与其它三个位线接触焊盘(BLCP)相对应的连接图案131的连接图案131。

尽管为了便于描述，图5示例性地公开了以使得在一个方向上布置三个位线接触焊盘(BLCP)并且其余的一个位线接触焊盘(BLCP)在另一方向上偏移的方式布置位线接触焊盘(BLCP)，但是所公开的技术的范围或精神不限于此，并且可以使用其它配置。

图6是例示根据本公开的实施方式的包含在图2中的页缓冲器电路中的晶体管与位线接触区域(BLOFC)之间的连接关系的示意图。

参照图6，晶体管(TR)可以包含在图3所示的页缓冲器电路(PB)中。晶体管(TR)可以用于从单元串(CST)读出数据，或可以用于对单元串(CST)进行编程。每个晶体管(TR)可以联接在位线连接节点(BLN)和另一位线连接节点(BLCM)之间。

位线连接节点(BLN)的线可以通过高电压页缓冲器的线(HV)联接到位线接触区域(BLOFC)。另外，位线连接节点(BLCM)的线可以联接到低电压页缓冲器的线(LV)。晶体管(TR)可以联接到下导线(即，连接图案123)。连接图案123可以电联接到包含在位线接触区域(BLOFC)中的位线接触焊盘(BLCP)。

在层叠的半导体装置中，可以基于第三方向(TD)在存储器单元阵列30下方形成页缓冲器(PB)中包含的晶体管(TR)。晶体管(TR)的连接图案123(即，线HV)可以电联接至形成在层叠的半导体装置的上部的存储器单元阵列30的位线(BL)。

图7是例示根据本公开的实施方式的图6中的位线接触焊盘的布局结构的平面图。

参照图7，栅电极(G)可以对应于图6所示的每个晶体管(TR)的栅电极。栅电极(G)可以设置在有源区(ACT)上方。每个栅电极(G)可以在第二方向(SD)上延伸。栅电极(G)可以在第一方向(FD)上彼此间隔开预定距离。

在位线接触区域(BLOFC)中，位线接触焊盘(BLCP)可以在第一方向(FD)上彼此间隔开预定距离。位线接触焊盘(BLCP)可以联接到对应的连接图案。

位线接触焊盘(BLCP)可以通过第二导电接触插塞125电连接到对应的连接图案123。位线接触焊盘(BLCP)可以通过第三导电接触插塞133电联接至下连接图案131。位线接触焊盘(BLCP)可以通过位线接触件(BLC)电联接到位线(BL)。

为了便于描述，这里将省略与结合图4所描述的基本上相同的连接图案123、连接图案131和位线接触件(BLC)的详细描述。

位线接触焊盘(BLCP)可以设置为与栅电极(G)的一些部分交叠。例如，图3中例示了四个位线接触焊盘(BLCP)，并且来自四个位线接触焊盘(BLCP)当中的两个位线接触焊盘(BLCP)可以设置为与相邻的栅电极(G)交叠。尽管四个位线接触焊盘(BLCP)当中的三个邻近的位线接触焊盘(BLCP)布置成在第一方向(FD)上的一条线的形式，但是仅一个位线接触焊盘(BLCP)可以设置成在第二方向(SD)上偏离其余三个位线接触焊盘(BLCP)。

联接到四个位线接触焊盘(BLCP)的连接图案中的至少一个(例如，连接图案123)可以至少设置在晶体管(TR)的结区(Jn1)上方。也就是说，四个连接图案123中的至少一个可以设置在介于在第一方向(FD)上彼此邻近的栅电极(G)之间的空间中。换句话说，当在第三方向(TD)上观看时，联接到设置在位线接触区域(BLOFC)中的位线接触焊盘(BLCP)的连接图案123可以设置在下晶体管(TR)的结(Jn1)上方。当沿着第三方向(TD)观察时，上位线接触焊盘(BLCP)可以通过连接图案123电联接到下晶体管(TR)的结(Jn1)。

在所公开的技术的上述实施方式中，位线接触焊盘(BLCP)可以形成在位线接触区域(BLOFC)上方，并且每个位线接触焊盘(BLCP)可以形成为岛状形状，其中位线接触焊盘(BLCP)的线结构与形成于相同层中的其它连接线断开连接。因此，根据所公开的技术的实施方式的半导体装置能够提高位线接触区域(BLOFC)之外的其余区域中的导线(A)的线连接的自由度。

图8和图9是例示根据本公开的实施方式的图6中的位线接触焊盘(BLCP)的布局结构的平面图。

参照图8，位线接触区域(BLOFC)中的位线接触焊盘(BLCP)可以以相同图案布置。每个包括四个位线接触焊盘(BLCP)的图案可以在第二方向(SD)上布置成四列。每个包括四个位线接触焊盘(BLCP)的两行图案可以在第一方向(FD)上布置成位线接触区域(BLOFC)内的两级。

参照图9，在位线接触区域(BLOFC)中的每个包括四个位线接触焊盘(BLCP)的相同图案可以在第二方向(SD)上布置成四列。每个包括四个位线接触焊盘(BLCP)的图案可以布置为之字形、折线形或成角度的布置。另外，每个包括四个位线接触焊盘(BLCP)的图案可以在第一方向(FD)上在位线接触区域(BLOFC)内布置成四级。

上述实施方式已经示例性地公开了位线接触区域(BLOFC)中的、每个包括四个位线接触焊盘(BLCP)的图案在第二方向(FD)上布置成两级或四级。然而，所公开的技术的范围或精神不限于此，并且在其它实施方式中，位线接触焊盘(BLCP)的数量和位线接触焊盘(BLCP)的布置形状也可以根据需要而改变。

从以上描述中显而易见的是，基于所公开的技术的实现的半导体装置能够提高导线连接的自由度。

本领域技术人员将理解，在不脱离本公开的精神和实质特性的情况下，可以以不同于本文阐述的方式的其它特定方式来实现实施方式。因此，以上实施方式在所有方面被解释为示例性的而非限制性的。本公开的范围应由所附权利要求及其合法等同物确定，并非由以上描述确定。此外，所有落入所附权利要求的含义及等同范围内的变型旨在被包含于其中。另外，本领域技术人员将理解，在提交申请后通过修改，在所附权利要求中彼此没有明确引用关系的权利要求可以作为实施方式而组合提出，或者作为新的权利要求包括进来。

尽管已经描述了许多示例性实施方式，但是应当理解，本领域技术人员可以设计出将落入本公开的原理的精神和范围内的许多其它修改和实施方式。具体地，在本公开、附图和所附权利要求的范围内，在组成部件和/或布置中可以进行多种变型和修改。除了组成部分和/或布置的变型和修改之外，替代使用对本领域技术人员也是显而易见的。

相关申请的交叉引用

本专利文档要求于2020年3月16日提交的韩国专利申请No.10-2020-0032053的优先权和权益，其全部内容通过引用合并于此。