具体实施方式

在下面的实施方式的描述中，当参数被称为是“预定的”时，旨在意指在处理或算法中使用参数时该参数的值是预先确定的。参数值可以在处理或算法开始时被设定或者可以在执行处理或算法的时段期间被设定。

将理解，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于使一个元件区别于另一元件，而非建议元件的顺序或编号。因此，在不偏离本公开的教导的情况下，一些实施方式中的第一元件在其他实施方式中可以被称为第二元件。

此外，还将理解的是，当一个元件被称为“连接”或“耦接”到另一元件时，其可以直接地连接或耦接到该另一元件，或者可以存在居间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，不存在居间的元件。

逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以区别于具有逻辑“低”电平的信号。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施方式中，逻辑“高”电平可以被设定为高于逻辑“低”电平的电压电平的电压电平。另外，信号的逻辑电平可以根据不同的实施方式而被设定为不同或相反。例如，在一个实施方式中具有逻辑“高”电平的特定信号可以在另一实施方式中被设定为具有逻辑“低”电平。

下面将参照附图详细描述本公开的各实施方式。然而，本文中所描述的实施方式仅用于说明性目的而非旨在限制本公开的范围。

图1是示出根据本公开的一个实施方式的半导体系统100的配置的框图。如图1中所示，半导体系统100可以包括主机110、控制器130和半导体器件150。

主机110可以使用操作系统(OS)管理和控制主机110的整体功能和操作，并且可以控制在控制器130与半导体器件150之间的交互。操作系统可以被划分成通用操作系统和移动操作系统。通用操作系统可以被划分成个人操作系统和企业操作系统。个人操作系统是专用于支持用于一般用户的服务提供功能的系统并且可以包括Windows(窗口)和Chrome(浏览器)。企业操作系统是专用于保证和支持高性能的系统，并且可以包括Windowsserver(窗口服务器)、Linux、Unix等。移动操作系统是专用于支持针对用户的移动服务提供功能和系统的节能功能的系统并且可以包括Android、iOS、Windows mobile等。主机110可以运行操作系统以根据用户请求而控制控制器130与半导体器件150之间的操作。

控制器130可以包括主机接口单元171、处理器173、错误校正码(ECC)单元175和存储器接口单元177。

主机接口单元171可以处理从主机110输出的命令和数据并且可以被设定为使用诸如以下各种接口协议中的至少一个与主机110通信：通用串行总线(USB)、多媒体卡(MMC)、外围部件快速互连(PCI-E)、串行附接SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强小型盘接口(ESDI)、集成驱动电子设备(IDE)和移动工业处理器接口(MIPI)。

处理器173可以根据主机110的请求而控制用于控制半导体器件150的控制器130的整体操作。例如，当从主机110输出写入请求或读取请求时，处理器173可以控制针对半导体器件150的写入操作或读取操作。处理器173可以使用微处理器或中央处理单元(CPU)实现。

ECC单元175可以校正由半导体器件150处理的数据的错误比特位并且可以包括ECC编码器和ECC解码器。ECC编码器可以通过执行对施加到半导体器件150的数据DQ执行错误校正编码操作来生成奇偶校验位PRT。ECC解码器可以检测并校正从半导体器件150接收到的数据DQ的错误。ECC单元175可以根据实施方式而使用诸如低密度奇偶校验(LDPC)码、Bose-Chaudhri-Hocquenghem(BCH)码、turbo码、Reed-Solomon码、卷积码、递归系统码(RSC)、网格编码调制(TCM)或块编码调制(BCM)的编码调制校正错误，但是不限于此。

为了控制器130响应于主机110的请求而控制半导体器件150，存储器接口单元177可以将控制信号CA、芯片选择信号CS、时钟信号CLK、数据DQ、奇偶校验位PRT和数据控制信号DMI施加到半导体器件150并且可以从半导体器件150接收数据DQ。

半导体器件150可以接收控制信号CA、芯片选择信号CS、时钟信号CLK、数据DQ、奇偶校验位PRT和数据控制信号DMI以执行错误校正操作、包括数据掩蔽操作和数据反相操作的写入操作以及模式写入操作。

图2是示出与图1中所示的半导体器件150对应的半导体器件150a的配置的框图。如图2中所示，半导体器件150a可以包括命令解码器210和写入操作电路230。

命令解码器210可以基于控制信号CA、芯片选择信号CS和时钟信号CLK来生成写入命令信号WT、模式写入命令信号WRX、第一模式控制标志WXSA和第二模式控制标志WXSB。命令解码器210可以根据基于芯片选择信号CS和时钟信号CLK而输入到命令解码器210的控制信号CA中包括的比特位的逻辑电平组合来选择性地生成写入命令信号WT、模式写入命令信号WRX、第一模式控制标志WXSA和第二模式控制标志WXSB中的一个。写入命令信号WT可以被生成以执行用于将基于数据DQ生成的核心数据(图4的CDQ)储存到存储器核心(memorycore)(图4的39)中的写入操作。模式写入命令信号WRX可以被生成以执行模式写入操作，该模式写入操作用于将具有预定逻辑电平的核心数据CDQ储存到存储器核心39中，而与数据DQ无关。第一模式控制标志WXSA可以被生成以在模式写入操作期间将具有第一逻辑电平的核心数据CDQ储存到存储器核心39中。第二模式控制标志WXSB可以被生成以在模式写入操作期间将具有第二逻辑电平的核心数据CDQ储存到存储器核心39中。在本实施方式中，第一逻辑电平可以被设定为逻辑“低”电平，而第二逻辑电平可以被设定为逻辑“高”电平。然而，本公开不限于此。用于生成写入命令信号WT、模式写入命令信号WRX、第一模式控制标志WXSA和第二模式控制标志WXSB的控制信号CA中包括的比特位的逻辑电平组合可以根据实施方式而被设定为不同。

写入操作电路230可以接收数据DQ、奇偶校验位PRT、数据控制信号DMI、电源电压VDD和接地电压VSS以基于写入命令信号WT、模式写入命令信号WRX、第一模式控制标志WXSA和第二模式控制标志WXSB执行错误校正操作、包括数据掩蔽操作和数据反相操作的写入操作以及模式写入操作。当写入命令信号WT被生成以执行写入操作时，写入操作电路230可以将基于数据DQ生成的核心数据CDQ储存到存储器核心39中。当模式写入命令信号WRX被生成以执行模式写入操作时，写入操作电路230可以将具有由第一模式控制标志WXSA和第二模式控制标志WXSB设定的逻辑电平的核心数据CDQ储存到存储器核心39中。

图3是示出用于生成针对模式写入操作的模式写入命令信号WRX、第一模式控制标志WXSA和第二模式控制标志WXSB的条件的表格。如图3中所示，在芯片选择信号CS被设定为“H”(在下文中，为逻辑“高”电平)、控制信号CA的第一比特位和第二比特位CA<1:2>同步于时钟信号CLK的上升沿而被设定为“L”(在下文中，为逻辑“低”电平)以及控制信号CA的第三比特位和第四比特位CA<3:4>同步于时钟信号CLK的上升沿而被设定为逻辑“高”电平的情况下，模式写入命令信号WRX可以同步于时钟信号CLK的下降沿而由控制信号CA的第五比特位CA<5>生成。在芯片选择信号CS被设定为具有逻辑“高”电平、控制信号CA的第一比特位和第二比特位CA<1:2>同步于时钟信号CLK的上升沿而被设定为具有逻辑“低”电平以及控制信号CA的第三比特位和第四比特位CA<3:4>同步于时钟信号CLK的上升沿而被设定为具有逻辑“高”电平的情况下，第一模式控制标志WXSA可以同步于时钟信号CLK的下降沿而由控制信号CA的第六比特位CA<6>生成。在芯片选择信号CS被设定为具有逻辑“高”电平、控制信号CA的第一比特位和第二比特位CA<1:2>同步于时钟信号CLK的上升沿而被设定为具有逻辑“低”电平以及控制信号CA的第三比特位和第四比特位CA<3:4>同步于时钟信号CLK的上升沿而被设定为具有逻辑“高”电平的情况下，第二模式控制标志WXSB可以同步于时钟信号CLK的下降沿而由控制信号CA的第七比特位CA<7>生成。

图4示出了根据一个实施方式的写入操作电路230的配置。如图4中所示，写入操作电路230可以包括选择输入电路31、输入驱动电路33、核心数据生成电路35、数据掩蔽控制电路37和存储器核心39。

在写入操作期间，选择输入电路31可以从数据DQ生成选择数据SDQ，可以从奇偶校验位PRT生成选择奇偶校验位SPRT，并且可以从数据控制信号DMI生成选择数据控制信号SDMI。选择输入电路31可以在模式写入操作期间将选择数据SDQ设定为电源电压VDD或接地电压VSS。在模式写入操作期间，选择输入电路31可以将选择奇偶校验位SPRT和选择数据控制信号SDMI设定为接地电压VSS。选择输入电路31可以包括选择数据生成电路311、选择奇偶校验位生成电路313和选择标志生成电路315。

选择数据生成电路311可以基于数据DQ、电源电压VDD、接地电压VSS、写入命令信号WT、第一模式控制标志WXSA和第二模式控制标志WXSB来生成选择数据SDQ。当基于写入命令信号WT执行写入操作时，选择数据生成电路311可以输出数据DQ作为选择数据SDQ。当在模式写入操作期间生成第一模式控制标志WXSA时，选择数据生成电路311可以输出接地电压VSS作为选择数据SDQ。当在模式写入操作期间生成第二模式控制标志WXSB时，选择数据生成电路311可以输出电源电压VDD作为选择数据SDQ。

选择奇偶校验位生成电路313可以基于奇偶校验位PRT、接地电压VSS、写入命令信号WT、第一模式控制标志WXSA和第二模式控制标志WXSB来生成选择奇偶校验位SPRT。当写入命令信号WT被生成以执行写入操作时，选择奇偶校验位生成电路313可以输出奇偶校验位PRT作为选择奇偶校验位SPRT。当在模式写入操作期间生成第一模式控制标志WXSA或第二模式控制标志WXSB时，选择奇偶校验位生成电路313可以输出接地电压VSS作为选择奇偶校验位SPRT。在本实施方式中，选择奇偶校验位SPRT可以被驱动到接地电压VSS，以防止在模式写入操作期间执行错误校正操作，但是根据实施方式，选择奇偶校验位SPRT也可以被驱动到不同于接地电压VSS的逻辑电平的逻辑电平。

选择标志生成电路315可以基于数据控制信号DMI、接地电压VSS、写入命令信号WT、第一模式控制标志WXSA和第二模式控制标志WXSB来生成选择数据控制信号SDMI。当写入命令信号WT被生成以执行写入操作时，选择标志生成电路315可以输出数据控制信号DMI作为选择数据控制信号SDMI。当在模式写入操作期间生成第一模式控制标志WXSA或第二模式控制标志WXSB时，选择标志生成电路315可以输出接地电压VSS作为选择数据控制信号SDMI。在本实施方式中，选择数据控制信号SDMI可以被驱动到接地电压VSS，以防止在模式写入操作期间执行数据反相操作和数据掩蔽操作，但是根据实施方式，选择数据控制信号SDMI也可以被驱动到不同于接地电压VSS的逻辑电平的逻辑电平。

当写入操作或模式写入操作被执行时，输入驱动电路33可以基于选择数据SDQ、选择奇偶校验位SPRT和选择数据控制信号SDMI来生成驱动数据DQ_DRV、驱动奇偶校验位PRT_DRV和驱动数据控制信号DMI_DRV。输入驱动电路33可以包括第一输入驱动器331、第二输入驱动器333和第三输入驱动器335。

第一输入驱动器331可以基于数据输入脉冲DINP和选择数据SDQ来生成驱动数据DQ_DRV。当写入操作或模式写入操作被执行时，数据输入脉冲DINP可以被生成。数据输入脉冲DINP可以在从生成写入命令信号WT或模式写入命令信号WRX的时间点开始经过预定输入延迟时段之后的时间点处生成。预定输入延迟时段可以根据实施方式而被设定为不同。当写入操作或模式写入操作被执行以生成数据输入脉冲DINP时，第一输入驱动器331可以将驱动数据DQ_DRV驱动到与选择数据SDQ相同的逻辑电平。

第二输入驱动器333可以基于数据输入脉冲DINP和选择奇偶校验位SPRT来生成驱动奇偶校验位PRT_DRV。当写入操作或模式写入操作被执行以生成数据输入脉冲DINP时，第二输入驱动器333可以将驱动奇偶校验位PRT_DRV驱动到与选择奇偶校验位SPRT相同的逻辑电平。

第三输入驱动器335可以基于数据输入脉冲DINP和选择数据控制信号SDMI来生成驱动数据控制信号DMI_DRV。当写入操作或模式写入操作被执行以生成数据输入脉冲DINP时，第三输入驱动器335可以将驱动数据控制信号DMI_DRV驱动到与选择数据控制信号SDMI相同的逻辑电平。

核心数据生成电路35可以基于驱动数据DQ_DRV、驱动奇偶校验位PRT_DRV、错误校正激活信号ECCEN、驱动数据控制信号DMI_DRV和写入输入脉冲WINP来生成核心数据CDQ。当错误校正操作被执行时，错误校正激活信号ECCEN可以被生成为具有逻辑“高”电平。核心数据生成电路35可以在错误校正操作未被执行时从驱动数据DQ_DRV生成第一内部数据IDQ1，并且可以在错误校正操作被执行时从通过对驱动数据DQ_DRV中包括的错误进行校正而生成的校正数据CD生成第一内部数据IDQ1。核心数据生成电路35可以在数据反相操作未被执行时从第一内部数据IDQ1生成第二内部数据IDQ2，并且可以在数据反相操作被执行时通过反相缓冲第一内部数据IDQ1来生成第二内部数据IDQ2。写入输入脉冲WINP可以在从生成写入命令信号WT或模式写入命令信号WRX的时间点开始经过预定写入输入延迟时段之后的时间点处生成。对于一些实施方式，预定写入输入延迟时段被设定为比预定输入延迟时段长。当写入输入脉冲WINP被生成时，核心数据生成电路35可以基于第二内部数据IDQ2来驱动核心数据CDQ。

核心数据生成电路35可以包括顺次电连接的校验子生成电路351、错误校正电路353、第一内部数据选择电路355、反相器IV31、第二内部数据生成电路357和第一核心驱动器359。校验子生成电路351可以基于驱动数据DQ_DRV和驱动奇偶校验位PRT_DRV来生成校验子SYN。校验子生成电路351可以通过根据错误校正码ECC中使用的错误校验矩阵而对从驱动数据DQ_DRV和驱动奇偶校验位PRT_DRV中包括的比特位中选择的比特位执行逻辑算术运算来生成校验子SYN。校验子SYN可以包括关于驱动数据DQ_DRV中包括的比特位之中的至少一个错误比特位的信息。错误校正电路353可以通过基于校验子SYN而校正驱动数据DQ_DRV中包括的比特位之中的至少一个错误比特位来生成校正数据CD。第一内部数据选择电路355可以基于错误校正激活信号ECCEN而输出驱动数据DQ_DRV或校正数据CD作为第一内部数据IDQ1。当错误校正激活信号ECCEN由于未执行错误校正操作而未被生成时，第一内部数据选择电路355可以输出驱动数据DQ_DRV作为第一内部数据IDQ1。当错误校正操作被执行以生成错误校正激活信号ECCEN时，第一内部数据选择电路355可以输出校正数据CD作为第一内部数据IDQ1。反相器IV31可以反相缓冲第一内部数据IDQ1以输出第一内部数据IDQ1的反相缓冲数据。第二内部数据生成电路357可以基于驱动数据控制信号DMI_DRV而输出反相器IV31的输出信号或第一内部数据IDQ1作为第二内部数据IDQ2。当数据反相操作被执行时，第二内部数据生成电路357可以基于驱动数据控制信号DMI_DRV而输出反相器IV31的输出信号作为第二内部数据IDQ2。当数据反相操作未被执行时，第二内部数据生成电路357可以基于驱动数据控制信号DMI_DRV而输出第一内部数据IDQ1作为第二内部数据IDQ2。第一核心驱动器359可以基于写入输入脉冲WINP和第二内部数据IDQ2来生成核心数据CDQ。当写入操作或模式写入操作被执行以生成写入输入脉冲WINP时，第一核心驱动器359可以将核心数据CDQ驱动到具有与第二内部数据IDQ2相同的逻辑电平。

数据掩蔽控制电路37可以基于驱动数据控制信号DMI_DRV、数据反相激活信号DBI_EN和写入输入脉冲WINP来生成数据掩蔽信号CDM。当数据反相操作被执行时，数据反相激活信号DBI_EN可以被生成为具有逻辑“高”电平。可以根据数据DQ中包括的比特位的逻辑电平来判断数据反相操作是否被执行。例如，当数据DQ中包括的比特位之中的具有逻辑“高”电平的比特位的数目比数据DQ中包括的比特位之中的具有逻辑“低”电平的比特位的数目大时，数据反相操作可以被设定为被执行。当数据反相操作被执行时，数据掩蔽控制电路37可以将驱动数据控制信号DMI_DRV传送到核心数据生成电路35，使得从第一内部数据IDQ1的反相缓冲数据生成第二内部数据IDQ2。当数据反相操作被执行时，数据掩蔽控制电路37可以将内部数据掩蔽信号IDM设定为接地电压VSS以防止执行数据掩蔽操作。当数据反相操作未被执行时，数据掩蔽控制电路37可以传输驱动数据控制信号DMI_DRV作为内部数据掩蔽信号IDM。当写入输入脉冲WINP被生成时，数据掩蔽控制电路37可以从内部数据掩蔽信号IDM生成数据掩蔽信号CDM。

数据掩蔽控制电路37可以包括数据掩蔽选择电路371和第二核心驱动器373。数据掩蔽选择电路371可以基于数据反相激活信号DBI_EN而输出驱动数据控制信号DMI_DRV或接地电压VSS作为内部数据掩蔽信号IDM。当数据反相激活信号DBI_EN由于数据反相操作未被执行而具有逻辑“低”电平时，数据掩蔽选择电路371可以输出驱动数据控制信号DMI_DRV作为内部数据掩蔽信号IDM。当数据反相激活信号DBI_EN由于数据反相操作被执行而具有逻辑“高”电平时，数据掩蔽选择电路371可以输出接地电压VSS作为内部数据掩蔽信号IDM。当写入操作或模式写入操作被执行以生成写入输入脉冲WINP时，第二核心驱动器373可以将数据掩蔽信号CDM驱动到具有与内部数据掩蔽信号IDM相同的逻辑电平。

存储器核心39可以包括基于数据掩蔽信号CDM而储存核心数据CDQ的多个存储器单元阵列(未示出)。当在写入操作期间执行掩蔽操作时，存储器核心39可以阻止储存核心数据CDQ中包括的比特位之中的、根据数据掩蔽信号CDM选择的比特位。

图5是示出用于在校验子生成电路351中生成校验子SYN的错误校验矩阵的表格。参考图5，通过针对每个突发长度(BL)的数据DQ的第一比特位至第八比特位DQ<1:8>以及校验位(check bit)的第一比特位C1至第九比特位C2生成校验子SYN的第一比特位S1至第九比特位S9。在本实施方式中，第一比特位至第八比特位DQ<1:8>可以对应于输入到第一数据引脚至第八数据引脚(未示出)中的各个数据引脚的数据DQ，校验位中包括的第一比特位C1至第九比特位C9可以对应于奇偶校验位PRT的第一比特位至第九比特位PRT<1:9>，并且由校验子生成电路351生成的校验子SYN可以包括第一比特位S1至第九比特位S9。例如，当突发长度是2(BL＝“2”)时，可以通过对数据的第五比特位DQ<5>、数据的第六比特位DQ<6>、数据的第七比特位DQ<7>、数据的第八比特位DQ<8>和校验位的第三比特位C3执行异或运算生成校验子的第三比特位S3。针对每个突发长度，可以通过校验子生成电路351生成的校验子的第一比特位S1至第八比特位S8确认数据的第一比特位至第八比特位DQ<1:8>中的错误比特位。例如，如果在突发长度BL是“1”时校验子的第一比特位S1至第八比特位S8具有数据“11011000”，则意味着数据的第四比特位DQ<4>具有错误。当校验子的第一比特位S1至第八比特位S8全部具有逻辑“低”电平时，意味着在数据的第一比特位至第八比特位DQ<1:8>中不存在错误。当校验子的第九比特位S9具有逻辑“低”电平时，意味着数据的第一比特位至第八比特位DQ<1:8>中的两个比特位是错误比特位。

具有前述配置的半导体器件150a可以将选择数据SDQ设定为电源电压VDD或接地电压VSS以使用被设置成执行错误校正操作的校验子生成电路351和错误校正电路353，甚至针对模式写入操作，都无需校验子生成电路351和错误校正电路353的任何设计变化。因此，可以减少半导体器件150a的布局面积和功耗。此外，半导体器件150a可以将选择奇偶校验位SPRT和选择数据控制信号SDMI设定为接地电压VSS以使用被设置成执行数据反相操作的第二内部数据生成电路357和被设置成执行数据掩蔽操作的数据掩蔽选择电路371，甚至针对模式写入操作，都无需第二内部数据生成电路357和数据掩蔽选择电路371的任何设计变化。因此，也可以减少半导体器件150a的布局面积和功耗。

图6是示出与图1中所示的半导体器件150对应的半导体器件150b的配置的框图。如图6中所示，半导体器件150b可以包括命令解码器410和写入操作电路430。

命令解码器410可以基于控制信号CA、芯片选择信号CS和时钟信号CLK来生成写入命令信号WT、模式写入命令信号WRX、第一模式控制标志WXSA和第二模式控制标志WXSB。命令解码器410可以根据芯片选择信号CS的逻辑电平以及与时钟信号CLK同步输入的控制信号CA中包括的比特位的逻辑电平组合而选择性地生成写入命令信号WT、模式写入命令信号WRX、第一模式控制标志WXSA和第二模式控制标志WXSB中的一个。写入命令信号WT可以被生成以执行用于将基于数据DQ生成的核心数据(图7的CDQ)储存到存储器核心(图7的59)中的写入操作。模式写入命令信号WRX可以被生成以执行模式写入操作，所述模式写入操作用于将具有预定逻辑电平的核心数据CDQ储存到存储器核心59中，而与数据DQ无关。第一模式控制标志WXSA可以被生成以在模式写入操作期间将具有第一逻辑电平的核心数据CDQ储存到存储器核心59中。第二模式控制标志WXSB可以被生成以在模式写入操作期间将具有第二逻辑电平的核心数据CDQ储存到存储器核心59中。在本实施方式中，第一逻辑电平可以被设定为逻辑“低”电平，并且第二逻辑电平可被设定为逻辑“高”电平，但是本公开不限于此。用于生成写入命令信号WT、模式写入命令信号WRX、第一模式控制标志WXSA和第二模式控制标志WXSB的控制信号CA中包括的比特位的逻辑电平组合可以根据实施方式而被设定为不同。

写入操作电路430可以接收数据DQ、奇偶校验位PRT、数据控制信号DMI、电源电压VDD和接地电压VSS以基于写入命令信号WT、模式写入命令信号WRX、第一模式控制标志WXSA、第二模式控制标志WXSB和突发控制标志BLEOF来执行错误校正操作、包括数据掩蔽操作和数据反相操作的写入操作以及模式写入操作。当写入命令信号WT被生成以执行写入操作时，写入操作电路430可以将从基于突发控制标志BLEOF输入的数据DQ生成的核心数据CDQ储存到存储器核心59中。当突发长度BL是奇数时，突发控制标志BLEOF可以被设定为具有第一逻辑电平，而当突发长度BL是偶数时，突发控制标志BLEOF可以被设定为具有第二逻辑电平。当模式写入命令信号WRX被生成以执行模式写入操作时，写入操作电路430可以将具有由第一模式控制标志WXSA和第二模式控制标志WXSB设定的逻辑电平的核心数据CDQ储存到存储器核心59中。

图7示出了写入操作电路430的配置。如图7中所示，写入操作电路430可以包括选择输入电路51、输入驱动电路53、核心数据生成电路55、数据掩蔽控制电路57和存储器核心59。

在写入操作期间，选择输入电路51可以从数据DQ生成第一选择数据SDQ1和第二选择数据SDQ2，可以从奇偶校验位PRT生成选择奇偶校验位SPRT，并且可以从数据控制信号DMI生成选择数据控制信号SDMI。选择输入电路51可以在模式写入操作期间将第一选择数据SDQ1和第二选择数据SDQ2设定为电源电压VDD或接地电压VSS。选择输入电路51可以在模式写入操作期间将选择奇偶校验位SPRT和选择数据控制信号SDMI设定为接地电压VSS。选择输入电路51可以包括第一选择数据生成电路511、第二选择数据生成电路513、选择奇偶校验位生成电路515和选择标志生成电路517。

第一选择数据生成电路511可以基于数据DQ、电源电压VDD、接地电压VSS、写入命令信号WT、第一模式控制标志WXSA、第二模式控制标志WXSB和突发控制标志BLEOF来生成第一选择数据SDQ1。当在突发控制标志BLEOF具有第一逻辑电平并且写入命令信号WT被生成使得突发长度BL具有奇数的情况下执行写入操作时，第一选择数据生成电路511可以输出数据DQ作为第一选择数据SDQ1。当模式写入操作期间生成第一模式控制标志WXSA时，第一选择数据生成电路511可以输出接地电压VSS作为第一选择数据SDQ1。当模式写入操作期间生成第二模式控制标志WXSB时，第一选择数据生成电路511可以输出电源电压VDD作为第一选择数据SDQ1。

第二选择数据生成电路513可以基于数据DQ、电源电压VDD、接地电压VSS、写入命令信号WT、第一模式控制标志WXSA、第二模式控制标志WXSB和突发控制标志BLEOF来生成第二选择数据SDQ2。当在突发控制标志BLEOF具有第二逻辑电平并且写入命令信号WT被生成使得突发长度BL具有偶数的情况下执行写入操作时，第二选择数据生成电路513可以输出数据DQ作为第二选择数据SDQ2。当模式写入操作期间生成第一模式控制标志WXSA时，第二选择数据生成电路513可以输出接地电压VSS作为第二选择数据SDQ2。当在模式写入操作期间生成第二模式控制标志WXSB时，第二选择数据生成电路513可以输出电源电压VDD作为第二选择数据SDQ2。

选择奇偶校验位生成电路515可以基于奇偶校验位PRT、接地电压VSS、写入命令信号WT、第一模式控制标志WXSA和第二模式控制标志WXSB来生成选择奇偶校验位SPRT。当写入命令信号WT被生成以执行写入操作时，选择奇偶校验位生成电路515可以输出奇偶校验位PRT作为选择奇偶校验位SPRT。当在模式写入操作期间生成第一模式控制标志WXSA或第二模式控制标志WXSB时，选择奇偶校验位生成电路515可以输出接地电压VSS作为选择奇偶校验位SPRT。在本实施方式中，选择奇偶校验位SPRT可以被驱动到具有接地电压VSS以防止在模式写入操作期间执行错误校正操作，但是根据实施方式，选择奇偶校验位SPRT也可以被驱动到具有不同于接地电压VSS的逻辑电平的逻辑电平。

选择标志生成电路517可以基于数据控制信号DMI、接地电压VSS、写入命令信号WT、第一模式控制标志WXSA和第二模式控制标志WXSB来生成选择数据控制信号SDMI。当写入命令信号WT被生成以执行写入操作时，选择标志生成电路517可以输出数据控制信号DMI作为选择数据控制信号SDMI。当在模式写入操作期间生成第一模式控制标志WXSA或第二模式控制标志WXSB时，选择标志生成电路517可以输出接地电压VSS作为选择数据控制信号SDMI。在本实施方式中，选择数据控制信号SDMI可以被驱动到具有接地电压VSS以防止在模式写入操作期间执行数据反相操作和数据掩蔽操作，但是根据实施方式，选择数据控制信号SDMI也可以被驱动到具有不同于接地电压VSS的逻辑电平的逻辑电平。

当写入操作或模式写入操作被执行时，输入驱动电路53可以基于第一选择数据SDQ1、第二选择数据SDQ2、选择奇偶校验位SPRT和选择数据控制信号SDMI来生成驱动数据DQ_DRV、驱动奇偶校验位PRT_DRV和驱动数据控制信号DMI_DRV。输入驱动电路53可以包括第一输入驱动器531、第二输入驱动器533、第三输入驱动器535和第四输入驱动器537。

第一输入驱动器531可以基于数据输入脉冲DINP和第一选择数据SDQ1来生成驱动数据DQ_DRV。当写入操作或模式写入操作被执行以生成数据输入脉冲DINP时，第一输入驱动器531可以将驱动数据DQ_DRV驱动到具有与第一选择数据SDQ1相同的逻辑电平。

第二输入驱动器533可以基于数据输入脉冲DINP和第二选择数据SDQ2生成驱动数据DQ_DRV。当写入操作或模式写入操作被执行以生成数据输入脉冲DINP时，第二输入驱动器533可以将驱动数据DQ_DRV驱动到具有与第二选择数据SDQ2相同的逻辑电平。

第三输入驱动器535可以基于数据输入脉冲DINP和选择奇偶校验位SPRT来生成驱动奇偶校验位PRT_DRV。当写入操作或模式写入操作被执行以生成数据输入脉冲DINP时，第三输入驱动器535可以将驱动奇偶校验位PRT_DRV驱动到具有与选择奇偶校验位SPRT相同的逻辑电平。

第四输入驱动器537可以基于数据输入脉冲DINP和选择数据控制信号SDMI来生成驱动数据控制信号DMI_DRV。当写入操作或模式写入操作被执行以生成数据输入脉冲DINP时，第四输入驱动器537可以将驱动数据控制信号DMI_DRV驱动到具有与选择数据控制信号SDMI相同的逻辑电平。

核心数据生成电路55可以基于驱动数据DQ_DRV、驱动奇偶校验位PRT_DRV、错误校正激活信号ECCEN、驱动数据控制信号DMI_DRV和写入输入脉冲WINP来生成核心数据CDQ。当错误校正操作被执行时，错误校正激活信号ECCEN可以被生成为具有逻辑“高”电平。核心数据生成电路55可以在错误校正操作未被执行时从驱动数据DQ_DRV生成第一内部数据IDQ1，而可以在错误校正操作被执行时从通过对驱动数据DQ_DRV中包括的错误进行校正而生成的校正数据CD生成第一内部数据IDQ1。核心数据生成电路55可以在数据反相操作未被执行时从第一内部数据IDQ1生成第二内部数据IDQ2，并且可以在数据反相操作被执行时通过反相缓冲第一内部数据IDQ1来生成第二内部数据IDQ2。写入输入脉冲WINP可以在从生成写入命令信号WT或模式写入命令信号WRX的时间点开始经过预定写入输入延迟时段的时间点处生成。对于一些实施方式，预定写入输入延迟时段被设定为比输入延迟时段长。当写入输入脉冲WINP被生成时，核心数据生成电路55可以基于第二内部数据IDQ2来驱动核心数据CDQ。

核心数据生成电路55可以包括顺次电连接的校验子生成电路551、错误校正电路553、第一内部数据选择电路555、反相器IV51、第二内部数据生成电路557和第一核心驱动器559。校验子生成电路551可以基于驱动数据DQ_DRV和驱动奇偶校验位PRT_DRV来生成校验子SYN。校验子生成电路551可以通过根据错误校正码ECC中使用的错误校验矩阵而对从驱动数据DQ_DRV和驱动奇偶校验位PRT_DRV中包括的比特位中选择的比特位执行逻辑算术运算来生成校验子SYN。校验子SYN可以包括关于驱动数据DQ_DRV中包括的比特位之中的错误比特位的信息。错误校正电路553可以通过基于校验子SYN而校正驱动数据DQ_DRV中包括的比特位之中的至少一个错误比特位来生成校正数据CD。第一内部数据选择电路555可以基于错误校正激活信号ECCEN而输出驱动数据DQ_DRV或校正数据CD作为第一内部数据IDQ1。当错误校正激活信号ECCEN由于未执行错误校正操作而未被生成时，第一内部数据选择电路555可以输出驱动数据DQ_DRV作为第一内部数据IDQ1。当错误校正操作被执行以生成错误校正激活信号ECCEN时，第一内部数据选择电路555可以输出校正数据CD作为第一内部数据IDQ1。反相器IV51可以反相缓冲第一内部数据IDQ1以输出第一内部数据IDQ1的反相缓冲数据。第二内部数据生成电路557可以基于驱动数据控制信号DMI_DRV而输出反相器IV51的输出信号或第一内部数据IDQ1作为第二内部数据IDQ2。当数据反相操作被执行时，第二内部数据生成电路557可以基于驱动数据控制信号DMI_DRV而输出反相器IV51的输出信号作为第二内部数据IDQ2。当数据反相操作未被执行时，第二内部数据生成电路557可以基于驱动数据控制信号DMI_DRV而输出第一内部数据IDQ1作为第二内部数据IDQ2。第一核心驱动器559可以基于写入输入脉冲WINP和第二内部数据IDQ2来生成核心数据CDQ。当写入操作或模式写入操作被执行以生成写入输入脉冲WINP时，第一核心驱动器559可以将核心数据CDQ驱动到具有与第二内部数据IDQ2相同的逻辑电平。

数据掩蔽控制电路57可以基于驱动数据控制信号DMI_DRV、数据反相激活信号DBI_EN和写入输入脉冲WINP来生成数据掩蔽信号CDM。当数据反相操作被执行时，数据反相激活信号DBI_EN可以被生成为具有逻辑“高”电平。当数据反相操作被执行时，数据掩蔽控制电路57可以将驱动数据控制信号DMI_DRV传送到核心数据生成电路55，使得从通过反相缓冲第一内部数据IDQ1而获得的信号生成第二内部数据IDQ2。当数据反相操作被执行时，数据掩蔽控制电路57可以将内部数据掩蔽信号IDM设定为接地电压VSS以防止执行数据掩蔽操作。当数据反相操作未被执行时，数据掩蔽控制电路57可以输出驱动数据控制信号DMI_DRV作为内部数据掩蔽信号IDM。当写入输入脉冲WINP被生成时，数据掩蔽控制电路57可以从内部数据掩蔽信号IDM生成数据掩蔽信号CDM。

数据掩蔽控制电路57可以包括数据掩蔽选择电路571和第二核心驱动器573。数据掩蔽选择电路571可以基于数据反相激活信号DBI_EN而输出驱动数据控制信号DMI_DRV或接地电压VSS作为内部数据掩蔽信号IDM。当数据反相激活信号DBI_EN由于数据反相操作未被执行而具有逻辑“低”电平时，数据掩蔽选择电路571可以输出驱动数据控制信号DMI_DRV作为内部数据掩蔽信号IDM。当数据反相激活信号DBI_EN由于数据反相操作被执行而具有逻辑“高”电平时，数据掩蔽选择电路571可以输出接地电压VSS作为内部数据掩蔽信号IDM。当写入操作或模式写入操作被执行以生成写入输入脉冲WINP时，第二核心驱动器573可以将数据掩蔽信号CDM驱动到具有与内部数据掩蔽信号IDM相同的逻辑电平。

存储器核心59可以包括基于数据掩蔽信号CDM来储存核心数据CDQ的多个存储器单元阵列(未示出)。当在写入操作期间执行掩蔽操作时，存储器核心59可以阻止储存核心数据CDQ中包括的比特位之中的、基于数据掩蔽信号CDM选择的比特位。

参考图8，根据突发长度BL列出了输入到数据引脚的数据DQ。当突发长度BL是“1”时，输入到第一数据引脚至第八数据引脚的数据的第一比特位至第八比特位DQ<1:8>全部可以被设定为具有逻辑“高”电平，当突发长度BL是“2”时，输入到第一数据引脚至第八数据引脚的数据的第一比特位至第八比特位DQ<1:8>全部可以被设定为具有逻辑“低”电平，当突发长度BL是“15”时，输入到第一数据引脚至第八数据引脚的数据的第一比特位至第八比特位DQ<1:8>全部可以被设定为具有逻辑“高”电平，并且当突发长度BL是“16”时，输入到第一数据引脚至第八数据引脚的数据的第一比特位至第八比特位DQ<1:8>全部可以被设定为具有逻辑“低”电平。当突发长度BL是奇数并且数据的第一比特位至第八比特位DQ<1:8>全部被设定为具有逻辑“高”电平时，第一选择数据SDQ1中包括的全部比特位可以在写入操作期间被设定为具有逻辑“高”电平。在突发长度BL是偶数并且数据的第一比特位至第八比特位DQ<1:8>全部被设定为具有逻辑“低”电平时，第二选择数据SDQ2中包括的全部比特位可以在写入操作期间被设定为具有逻辑“低”电平。

具有前述配置的半导体器件150b可以将第一选择数据SDQ1或第二选择数据SDQ2设定为电源电压VDD或接地电压VSS以使用被设置成执行错误校正操作的校验子生成电路551和错误校正电路553，甚至针对模式写入操作，都无需校验子生成电路551和错误校正电路553的任何设计变化。因此，可以减少半导体器件150b的布局面积和功耗。此外，半导体器件150b可以将选择奇偶校验位SPRT和选择数据控制信号SDMI设定为接地电压VSS以使用被设置成执行数据反相操作的第二内部数据生成电路557和被设置成执行数据掩蔽操作的数据掩蔽选择电路571，甚至针对模式写入操作，都无需第二内部数据生成电路557和数据掩蔽选择电路571的任何设计变化。因此，也可以减少半导体器件150b的布局面积和功耗。

根据本公开，通过在模式写入操作期间将在写入操作期间由数据和奇偶校验位生成的选择数据和选择奇偶校验位设定为预定逻辑电平，被设置成在写入操作期间执行错误校正操作的电路还可以用于模式写入操作而无需任何设计变化。因此，可以减少半导体器件的布局面积和功耗。

此外，根据本公开，通过在模式写入操作期间将在写入操作期间由数据控制信号生成的选择数据控制信号设定为预定逻辑电平，被设置成在写入操作期间执行数据反相操作和数据掩蔽操作的电路还可以用于模式写入操作而无需任何设计变化。因此，可以减少半导体器件的布局面积和功耗。

此外，根据本公开，通过在模式写入操作期间根据突发标志而将选择数据和选择奇偶校验位设定为预定逻辑电平，被设置成在写入操作期间执行错误校正操作的电路还可以用于模式写入操作而无需任何设计变化。因此，可以减少半导体器件的布局面积和功耗。

此外，根据本公开，通过在模式写入操作期间根据突发标志而将选择数据控制信号设定为预定逻辑电平，被设置成在写入操作期间执行数据反相操作和数据掩蔽操作的电路还可以用于模式写入操作而无需任何设计变化。因此，可以减少半导体器件的布局面积和功耗。