具体实施方式

下面将参考附图来详细描述本教导的实施例。然而，本教导可以以不同的形式体现，并且不应被解释为限于本文中阐述的实施例。而是，提供了这些实施例，使得本领域技术人员将能够实现本公开。贯穿本公开，在本教导的各个附图和实施例中，相同的附图标记指代相同的部分。

图1是图示根据本公开的一个实施例的存储器系统100的平面图。

参考图1，存储器系统100可以具有系统级封装(SIP)结构。存储器系统100可以包括控制器110和多个存储器装置120、121、122、123、124和125。

控制器110可以包括中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、应用处理器(AP)、存储器控制器芯片等。各种类型的处理单元可以被包括在片上系统(SoC)形式的控制器110中。换言之，控制器110可以表示其中集成了各种系统的一个芯片。

存储器装置120至125中的每一个可以包括多个集成电路芯片。集成电路芯片可以彼此堆叠并且使用硅通孔(TSV)电连接。换言之，存储器装置120至125可以由高带宽存储器(HBM)形成，在高带宽存储器中，通过增加输入/输出单元的数目来增加带宽。

然而，本教导不限于此，并且存储器装置120至125不仅是使用诸如动态随机存取存储器(DRAM)之类的存储器的易失性存储器装置，而且还是非易失性存储器装置，诸如闪存装置、相变随机存取存储器装置(PCRAM)和电阻式随机存取存储器装置(ReRAM)、铁电存储器装置(FeRAM)、磁性随机存取存储器装置(MRAM)、自旋转移矩随机存取存储器装置(STTRAM)等。备选地，存储器装置120至125可以形成为易失性存储器装置和非易失性存储器装置中的两个或更多个的组合。

控制器110和存储器装置120至125可以被堆叠在中介层上。控制器110和存储器装置120至125可以通过中介层中形成的信号路径彼此通信。为了与控制器110进行通信，存储器装置120至125可以包括通过微凸块耦合到中介层的PHY接口PHY0、PHY1、PHY2、PHY3、PHY4和PHY5。然而，由于微凸块的物理尺寸非常小并且微凸块的数目大于约1000，可能难以通过PHY接口PHY0至PHY5来测试存储器装置120至125。

因此，存储器装置120至125可以包括直接访问(DA)接口DA0、DA1、DA2、DA3、DA4和DA5，以用于分别从存储器装置120至125外部直接访问并测试存储器装置120至125。DA接口DA0至DA5可以通过比微凸块物理尺寸相对较大并且数目较小的直接访问焊盘来被对接，并且可以用于测试。

图2是图示图1所示的存储器系统100的截面图。

图2示出了其中控制器110和存储器装置120至125之中的第一存储器装置120被堆叠的结构。尽管未在图2中图示，但是第二存储器装置121至第六存储器装置125也可以具有与第一存储器装置120相似的堆叠结构。

存储器系统100可以进一步包括封装衬底210和堆叠在封装衬底210之上的中介层220。中介层220可以被堆叠在封装衬底210之上或通过电连接部件(诸如凸块球、球栅阵列等)被耦合到封装衬底210。控制器110和第一存储器装置120也可以被堆叠在中介层220之上，并且通过微凸块被电连接至中介层220。

第一存储器装置120可以包括彼此堆叠的多个集成电路芯片230和240。集成电路芯片230和240可以通过微凸块并通过硅通孔(TSV)而彼此电连接以发送和接收信号，硅通孔垂直穿透集成电路230和240的内部而形成。

集成电路芯片230和240可以包括基部管芯230和多个核心管芯240。核心管芯240可以被提供有数据存储空间，诸如用于存储数据的存储器单元阵列和存储器寄存器。另一方面，用于在核心管芯240和控制器110之间传输信号的电路可以设置在基部管芯230中。

如上所述，第一存储器装置120可以通过与微凸块耦合的PHY接口250来与控制器110通信。而且，第一存储器装置120可以通过由直接访问焊盘形成的DA接口260而从第一存储器装置120的外部被直接访问和测试。可以以比微凸块相对更大的尺寸且数目更小的方式来提供直接访问焊盘。

图3是图示图1所示的存储器装置300的框图。

图3示出了存储器装置300的基部管芯，并且示出了与DA接口和PHY接口有关的部分。存储器装置300可以包括多个数据输入焊盘310至317、至少一个测试数据输入焊盘320以及多个数据输入电路330至337。数据输入焊盘310至317可以包括微凸块焊盘作为PHY接口。在正常操作中，数据PHY_DQ<0:31>可以通过数据输入焊盘310至317而从主机输入。

至少一个测试数据输入焊盘320可以包括直接访问焊盘作为DA接口。在测试操作期间，测试数据DA_DQ<0:3>可以通过至少一个测试数据输入焊盘320而从存储器装置300的外部输入。

数据输入电路330至337可以分别对应于多个通道CH0至CH7。在正常操作中，数据输入电路330至337可以将由数据输入焊盘310至317接收的数据PHY_DQ<0:31>分别传输到对应的通道。

同时，在测试操作期间，数据输入电路330至337可以响应于测试使能信号EN而将由至少一个测试数据输入焊盘320接收的测试数据DA_DQ<0:3>传输到对应的通道。当测试使能信号EN在测试操作期间被激活时，数据输入电路330至337可以将由至少一个测试数据输入焊盘320接收的测试数据DA_DQ<0:3>而不是由数据输入焊盘310至317接收的数据PHY_DQ<0:31>传输至通道CH0至CH7。

如上所述，与数据输入焊盘310至317相比，至少一个测试数据输入焊盘320可以在尺寸上相对较大而在数目上较小。因此，在测试操作期间，数据输入电路330至337可以复制通过至少一个测试数据输入焊盘320接收的测试数据DA_DQ<0:3>，并且将相同的数据传输到通道CH0至CH7。

在测试操作中，存储器装置300可以通过通道CH0至CH7将测试数据DA_DQ<0:3>传送到核心管芯。被传送到核心管芯的数据可以被存储在核心管芯中包括的存储器单元中。在本文中，存储器装置300可以执行纠错码(ECC)操作来检测并纠正存储器单元中存储的数据中出现的错误。

例如，存储器装置300可以通过对测试数据DA_DQ<0:3>执行ECC编码操作来生成奇偶校验数据，并且将由测试数据DA_DQ<0:3>和奇偶校验数据形成的码字存储在存储器单元中。存储器装置300可以对从存储器单元读取的数据执行ECC解码操作，并且基于奇偶校验数据来检测和纠正存储器单元中存储的数据中发生的错误。

在测试操作期间，还可以测试存储器装置300的ECC操作。存储器装置300可以基于通过ECC操作生成的奇偶校验数据的逻辑电平来检查ECC操作是否被正常执行。然而，当通过复制测试数据DA_DQ<0:3>来使用相同模式的数据时，奇偶校验数据也可以以统一模式生成。因此，可能难以准确地测试存储器装置300的ECC操作。

图4是图示根据本公开的一个实施例的存储器装置400的框图。

图4示出了存储器装置400的基部管芯，并且图4示出了与DA接口和PHY接口有关的部分。存储器装置400可以包括测试控制电路410、多个数据输入焊盘420至427、至少一个测试数据输入焊盘430以及多个数据输入电路440至447。

数据输入焊盘420至427可以包括微凸块焊盘作为PHY接口。在正常操作中，数据PHY_DQ<0:31>可以通过数据输入焊盘420至427而从主机输入。

至少一个测试数据输入焊盘430可以包括直接访问焊盘作为DA接口。在测试操作期间，测试数据DA_DQ<0:3>可以通过至少一个测试数据输入焊盘430而从存储器装置400的外部输入。

数据输入电路440至447可以分别对应于通道CH0至CH7。在正常操作中，数据输入电路440至447可以将由数据输入焊盘420至427接收的数据PHY_DQ<0:31>分别传输到对应的通道。

在测试操作中，测试控制电路410可以响应于测试使能信号EN，基于测试模式信息TM来生成第一控制信号和多个第二控制信号TM<0:7>。在本文中，测试使能信号EN可以表示在测试操作期间被激活的信号。测试模式信息TM可以作为预定值被存储在模式寄存器组等中，或者测试模式信息TM可以通过将在测试操作期间从存储器装置400的外部输入的地址进行组合来生成。

具体地，测试控制电路410可以通过将测试使能信号EN反相来生成第一控制信号当测试使能信号EN被激活时，测试控制电路410可以根据测试模式信息TM的代码值来在第二控制信号TM<0:7>之中选择至少一个信号，并且生成第一控制信号以具有与其他信号的逻辑电平不同的逻辑电平。例如，测试控制电路410可以在将第二控制信号TM<0:7>之中的至少一个选定信号去激活的同时激活其他信号。在第二控制信号TM<0:7>之中的至少一个选定信号被激活时，其他信号可以被去激活，这可以根据本教导的一个实施例而被不同地实现。

在测试操作期间，数据输入电路440至447可以响应于第一控制信号和第二控制信号TM<0:7>，将设定数据或通过至少一个测试数据输入焊盘430接收的测试数据DA_DQ<0:3>分别传输到对应的通道。换言之，在数据输入电路440至447之中与从第二控制信号TM<0:7>中选择的信号相对应的数据输入电路可以将设定数据传输到对应的通道。另一方面，在数据输入电路440至447之中与第二控制信号TM<0:7>的其他信号相对应的数据输入电路可以将测试数据DA_DQ<0:3>传输到对应的通道。

因此，在测试操作期间，测试控制电路410可以通过使用第一控制信号和第二控制信号TM<0:7>，在数据输入电路440至447之中选择至少一个数据输入电路，并且控制所选择的数据输入电路将设定数据传输到对应的通道。测试控制电路410可以控制数据输入电路440至447之中除了所选择的数据输入电路之外的其他数据输入电路，以将测试数据DA_DQ<0:3>传输到对应的通道。

图5是图示图4所示的数据输入电路440的框图。

数据输入电路440可以包括第一发送器510、第二发送器520、第一驱动器530、第二驱动器540和信号组合单元550。尽管图5图示了图4所示的数据输入电路440至447之中的一个，但是图4的所有数据输入电路440至447均可以具有相似的结构，只是它们的输入和输出信号不同。

第一发送器510可以响应于第一控制信号而向第一节点ND1传输由数据输入焊盘420至427之中的对应数据输入焊盘420接收的数据PHY_DQ<0:3>。第一发送器510可以包括第一反相器IV1和第一传输门TG1。第一反相器IV1可以将第一控制信号反相并输出，并且第一传输门TG1可以响应于第一控制信号和第一反相器IV1的输出信号而将数据PHY_DQ<0:3>输出到第一节点ND1。

第二发送器520可以响应于第二控制信号TM<0:7>之中的对应的第二控制信号TM<0>，将通过至少一个测试数据输入焊盘430接收的测试数据DA_DQ<0:3>传输到第二节点ND2。第二发送器520可以包括第二反相器IV2和第二传输门TG2。第二反相器IV2可以将对应的第二控制信号TM<0>反相并输出，并且第二传输门TG2可以响应于对应的第二控制信号TM<0>和第二反相器IV2的输出信号而将测试数据DA_DQ<0:3>输出至第二节点ND2。

第一驱动器530可以响应于第一控制信号利用电源电压VDD水平来驱动第一节点ND1。第一驱动器530可以包括第一PMOS晶体管PM1，第一PMOS晶体管PM1被耦合在电源电压VDD端子和第一节点ND1之间，以通过栅极来接收第一控制信号

第二驱动器540可以响应于第二控制信号TM<0:7>之中的对应的第二控制信号TM<0>，利用电源电压VDD水平来驱动第二节点ND2。第二驱动器540可以包括第二PMOS晶体管PM2，第二PMOS晶体管PM2被耦合在电源电压VDD端子和第二节点ND2之间，以通过栅极来接收对应的第二控制信号TM<0>。

信号组合单元550可以将第一节点ND1和第二节点ND2的信号进行组合以产生组合信号，并且将组合信号输出到对应的通道CH0。信号组合单元550可以包括NAND门，NAND门从第一节点ND1和第二节点ND2接收信号并执行逻辑运算。

当测试使能信号EN在正常操作期间被去激活时，测试控制电路410可以将所有第二控制信号TM<0:7>去激活，同时生成逻辑高电平的第一控制信号响应于逻辑高电平的第一控制信号第一发送器510可以将数据PHY_DQ<0:3>传输到第一节点ND1，并且第一驱动器530可以被关断。另一方面，第二控制信号TM<0:7>可以被禁用，并且第二发送器520可以阻止测试数据DA_DQ<0:3>的传送，并且第二驱动器540可以利用电源电压VDD水平来驱动第二节点ND2。因此，第二节点ND2的信号可以具有逻辑高电平，并且信号组合单元550可以将第一节点ND1的数据PHY_DQ<0:3>传送到对应的通道CH0。

在测试操作期间，当测试使能信号EN被激活时，测试控制电路410可以生成逻辑低电平的第一控制信号响应于逻辑低电平的第一控制信号第一发送器510可以阻止数据PHY_DQ<0:3>的传送，并且第一驱动器530可以利用电源电压VDD水平来驱动第一节点ND1。

在本文中，当测试控制电路410在第二控制信号TM<0:7>之中选择并去激活对应的第二控制信号TM<0>时，第二发送器520可以阻止测试数据DA_DQ<0:3>的传送，并且第二驱动器540可以利用电源电压VDD水平来驱动第二节点ND2。因此，第一节点ND1和第二节点ND2的信号均可以具有逻辑高电平，并且信号组合单元550可以将被设置为逻辑低电平的数据传送到对应的通道CH0。

同时，当测试控制电路410在第二控制信号TM<0:7>之中选择另一第二控制信号并激活对应的第二控制信号TM<0>时，第二发送器520可以将测试数据DA_DQ<0:3>传输到第二节点ND2，并且第二驱动器540可以被关断。因此，第一节点ND1的信号可以具有逻辑高电平，并且信号组合单元550可以将第二节点ND2的测试数据DA_DQ<0:3>传送到对应的通道CH0。

图6是图示根据本公开的实施例的存储器装置400的操作的信号波形图。

当存储器装置400进入测试模式时，测试使能信号EN可以被激活。随后，在根据引导写入操作的写入命令WR的写入等待时间WL之后，存储器装置400可以与数据选通信号WDQS同步，以通过测试数据输入焊盘430来接收测试数据DA_DQ<0:3>。

测试控制电路410可以通过将经激活的测试使能信号EN反相来将第一控制信号去激活。因此，数据输入电路440至447中的每一个的第一发送器可以阻止数据PHY_DQ<0:31>的传送，并且数据输入电路440至447中的每一个的第一驱动器可以利用电源电压VDD水平来驱动第一节点。

在本文中，如图6中的示例所示，测试控制电路410可以根据测试模式信息TM来在第二控制信号TM<0:7>之中选择并去激活第二个信号。因此，在数据输入电路440至447之中，第二数据输入电路的第二发送器可以阻止测试数据A、B、C和D的传送，并且第二数据输入电路的第二驱动器可以利用电源电压VDD水平来驱动第二节点。结果，数据输入电路440至447中的第二数据输入电路可以将被设置为逻辑低电平0的数据传输到对应的通道CH1。

同时，测试控制电路410可以激活第二控制信号TM<0:7>之中除了所选择的第二控制信号之外的其他第二控制信号。因此，在数据输入电路440至447之中除第二数据输入电路之外的其他数据输入电路中，第二发送器可以将测试数据A、B、C和D传输到第二节点，并且第二驱动器可以被关断。结果，数据输入电路440至447之中除了第二数据输入电路之外的其他数据输入电路可以将测试数据A、B、C和D传输到对应的通道CH0和CH2至CH7。

根据本公开的实施例的存储器装置400可以通过复制由测试输入焊盘430接收的数据并将所复制的数据传送至通道CH0至CH7，能够基于测试模式信息TM来掩蔽一些数据并且传送设定数据。存储器装置400可以能够将根据测试操作而被设定的模式的数据传送到通道CH0至CH7。因此，可以预测根据存储器装置400的各种操作的结果数据，并且可以增加可以被测试的操作的覆盖范围。

根据本公开的实施例，存储器装置可以通过复制经由有限数目的测试输入焊盘接收的数据来被测试，从而使得测试输入焊盘的数目最小化并且增加测试操作的效率。此外，当所接收的数据被复制时，所复制的数据可以以各种模式来被设定，以测试存储器装置的各种操作。

例如，接收和复制数据的多个数据输入电路可以根据测试模式信息来被选择性地禁用。换言之，可以选择性地掩蔽由数据输入电路复制的一些数据。因此，由存储器装置的各种操作(诸如纠错码(ECC)操作等)生成的数据模式还可以通过使用期望模式的数据来被预测，从而增加测试操作的覆盖范围。

尽管已关于特定实施例描述了本教导，但是对本领域技术人员显而易见的是，在不脱离所附权利要求中限定的本发明的精神和范围的情况下，可以进行各种改变和修改。