具体实施方式

在本说明书中，当提到部件(或区域、层、部分等)被称为位于另一部件“上”、“连接到”或“组合到”另一部件时，这意指该部件可以直接位于另一部件上、连接到或组合到另一部件，或者可以在它们之间存在第三部件。

相同的附图标记表示相同的元件。此外，为了有效描述，在附图中夸大了部件的厚度、比例和尺寸。

“和/或”包括由相关部件限定的一种或多种组合中的所有。

将理解的是，在本文中使用术语“第一”和“第二”描述各种部件，但是这些部件不应受这些术语的限制。以上术语仅用于将一个部件与另一部件区分开。例如，在不背离本公开的范围的情况下，第一部件可以称为第二部件，并且第二部件可以称为第一部件。除非另有说明，否则单数形式的术语可包括复数形式。

此外，使用诸如“下方”、“下侧”、“上”和“上侧”的术语来描述附图中所示的配置的关系。这些术语被描述为基于附图中所示的方向的相对概念。

除非另有限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的技术人员通常理解的术语相同的含义。通常，在词典中限定的术语应被认为具有与在相关技术的语境中的含义相同的含义，并且除非在本文中明确地限定，否则不应反常地进行理解或不应理解为具有过分正式的含义。

在本公开的各种实施方式中，术语“包括”、“包含”、“包括有”或“包含有”指定性质、区域、固定数量、步骤、过程、元件和/或部件，但不排除其它性质、区域、固定数量、步骤、过程、元件和/或部件。

在下文中，将参考附图描述本公开的实施方式。

图1是根据本公开的实施方式的显示装置的框图。

参照图1，显示装置1000包括信号控制器100、栅极驱动器200、数据驱动器400和显示面板500。

显示面板500包括连接到多条栅极线GL1至GLm和多条数据线DL1至DLn的多个像素PX，并基于输出图像数据R'G'B'(也称为图像数据信号R'G'B')显示图像。多条栅极线GL1至GLm在第一方向DR1上延伸，并且多条数据线DL1至DLn在与第一方向DR1相交的第二方向DR2上延伸。多个像素PX以矩阵形式布置，并且多个像素PX中的每个可以电连接到多条栅极线GL1至GLm中的一条以及多条数据线DL1至DLn中的一条。

信号控制器100控制栅极驱动器200和数据驱动器400的操作。信号控制器100从外部装置(例如，主机)接收输入图像数据RGB和输入控制信号CONT。输入图像数据RGB可以包括用于像素PX中的每个的红色灰度数据R、绿色灰度数据G和蓝色灰度数据B。输入控制信号CONT可以包括主时钟信号、数据使能信号、垂直同步信号和水平同步信号。

信号控制器100基于输入图像数据RGB和输入控制信号CONT生成图像数据信号R'G'B'、栅极控制信号GCS和数据控制信号DCS。

具体地，信号控制器100可以基于输入图像数据RGB生成图像数据信号R'G'B'，并将生成的图像数据信号R'G'B'提供给数据驱动器400。图像数据信号R'G'B'可以是通过校正输入图像数据RGB而生成的经校正的图像数据。根据实施方式，信号控制器100可以对输入图像数据RGB执行图像质量校正、光点校正、颜色特性补偿和/或有源电容补偿。

此外，信号控制器100可以基于输入控制信号CONT生成用于控制栅极驱动器200的操作的栅极控制信号GCS，并将所生成的栅极控制信号GCS提供给栅极驱动器200。栅极控制信号GCS可以包括垂直起始信号和栅极时钟信号。信号控制器100可以基于输入控制信号CONT生成用于控制数据驱动器400的操作的数据控制信号DCS，并将所生成的数据控制信号DCS提供给数据驱动器400。数据控制信号DCS可以包括水平起始信号、数据时钟信号、数据负载信号、极性控制信号和输出控制信号。

栅极驱动器200基于栅极控制信号GCS生成用于驱动多条栅极线GL1至GLm的栅极信号。栅极驱动器200可以顺序地向多条栅极线GL1至GLm施加栅极信号。因此，可以以连接到相同栅极线的像素为单位(即，像素行单位)顺序地驱动多个像素PX。

数据驱动器400从信号控制器100接收数据控制信号DCS和图像数据信号R'G'B'。数据驱动器400基于数据控制信号DCS和数字的图像数据信号R'G'B'生成模拟的数据电压。数据驱动器400可以顺序地向多条数据线DL1至DLn施加数据电压。

根据实施方式，栅极驱动器200和/或数据驱动器400以芯片的形式安装在显示面板500上，或者可以以带载封装(TCP)或膜上芯片(COF)的形式连接到显示面板500。根据该实施方式，栅极驱动器200和/或数据驱动器400可以集成在显示面板500中。

栅极驱动器200设置在显示面板500的一侧或两侧上，以顺序地向栅极线GL1至GLm施加栅极信号。图1示出了栅极驱动器200在显示面板500一侧上连接到栅极线GL1至GLm的一端的结构。然而，本公开不限于此，并且显示装置1000可以具有双栅结构，在双栅结构中栅极驱动器200连接到栅极线GL1至GLm的两侧。

图2是根据本公开的实施方式的显示装置的平面图。

参照图2，在根据本公开实施方式的显示装置1000中，栅极驱动器200包括第一栅极驱动电路210和第二栅极驱动电路220。第一栅极驱动电路210连接到栅极线GL1至GLm中的每条的第一端，并且第二栅极驱动电路220连接到栅极线GL1至GLm中的每条的第二端。

第一栅极驱动电路210和第二栅极驱动电路220中的每个可以包括顺序地输出栅极信号的移位寄存器。第一栅极驱动电路210和第二栅极驱动电路220可以同时工作，以同时向相同的栅极线输出栅极信号。因此，栅极线GL1至GLm中的每条可以通过第一端和第二端从第一栅极驱动电路210和第二栅极驱动电路220接收栅极信号。

这里，从第一栅极驱动电路210输出的栅极信号可以从栅极线GL1至GLm中的每条的第一端朝向中央延迟，并且从第二栅极驱动电路220输出的栅极信号可以从栅极线GL1至GLm中的每条的第二端朝向中央延迟。具体地，在栅极信号到达与每条栅极线的第一端相邻的像素的时间点与栅极信号到达与中央相邻的像素(例如，第(j+1)像素PXj+1)的时间点(下文中，导通时间点)之间出现差异。

例如，连接到第一栅极线GL1和第一数据线DL1的像素(下文中，第一像素PX1)响应于第一栅极信号而导通的时间点可以不同于连接到第一栅极线GL1和第(j+1)数据线DLj+1的像素(下文中，第(j+1)像素PXj+1)响应于第一栅极信号而导通的时间点。也就是说，第(j+1)像素PXj+1的导通时间点可以从第一像素PX1的导通时间点延迟预定时间。栅极信号的延迟时间可以根据每条栅极线的线电阻而变化。

如上所述，根据每条栅极线的线电阻，像素之间的导通时间可能根据位置出现偏差。此外，当在包括在相同像素行中的像素之间在导通时间上出现偏差时，可能出现被相对慢地导通的像素的充电率降低的问题。

为了改善充电率降低问题，数据驱动器400可以考虑到每条栅极线的线电阻，来调整输出数据电压的时间点。

参照图2，数据驱动器400可以包括第一数据集成电路410和第二数据集成电路420。在图2中，示出了数据驱动器400具有包括两个数据集成电路410和420的结构，但是本公开不限于此。也就是说，数据驱动器400可以包括三个或更多个数据集成电路或一个数据集成电路。

根据实施方式，显示装置1000还可以包括柔性电路板310和320以及电连接到柔性电路板310和320的印刷电路板370，数据集成电路410和420以TCP方式安装在柔性电路板310和320中。具体地，显示装置1000包括其上安装有第一数据集成电路410的第一柔性电路板310和其上安装有第二数据集成电路420的第二柔性电路板320。

第一柔性电路板310和第二柔性电路板320电连接显示面板500和印刷电路板370，并设置在显示面板500和印刷电路板370之间。具体地，第一柔性电路板310和第二柔性电路板320中的每个的一端可以联接到印刷电路板370，并且第一柔性电路板310和第二柔性电路板320中的每个的另一端可以联接到显示面板500。

显示面板500包括显示图像的显示区域DA以及与显示区域DA的外围相邻的非显示区域NDA。

显示面板500可以包括设置在显示区域DA中的多个像素PX1至PXj+1。此外，显示面板500包括栅极线GL1至GLm以及与栅极线GL1至GLm绝缘并且与栅极线GL1至GLm相交的数据线DL1至DLj和DLj+1至DLn。

在这种情况下，第一柔性电路板310和第二柔性电路板320可以连接到显示面板500的非显示区域NDA的与印刷电路板370相邻的部分。尽管图中未示出，但是数据集成电路410和420可以以玻璃上芯片(COG)方法直接安装在显示面板500的非显示区域NDA上。

第一数据集成电路410可以连接到数据线DL1至DLj和DLj+1至DLn中的第一组数据线DL1至DLj，并且第二数据集成电路420可以连接到数据线DL1至DLj和DLj+1至DLn中的第二组数据线DLj+1至DLn。这里，j可以是对应于n的1/2的数。这里，显示区域DA可以包括第一驱动区域DDA1和第二驱动区域DDA2，第一组数据线DL1至DLj设置在第一驱动区域DDA1中，第二组数据线DLj+1至DLn设置在第二驱动区域DDA2中。设置在第一驱动区域DDA1中的像素可以由第一数据集成电路410驱动，并且设置在第二驱动区域DDA2中的像素可以由第二数据集成电路420驱动。

图3是图2中的部分A1的第一数据集成电路和显示面板的放大平面图。图4是图3中所示的第一数据集成电路的内部框图。

参照图3，其中设置有第一组数据线DL1至DLj(下文中，第一数据线组)的第一驱动区域DDA1可以划分成多个块区域。作为本公开的示例，第一驱动区域DDA1可以包括四个块区域(下文中，第一块区域BA1、第二块区域BA2、第三块区域BA3和第四块区域BA4)。然而，包括在第一驱动区域DDA1中的块区域的数量不限于此。例如，第一驱动区域DDA1可以包括三个或更多个块区域。

第一数据线组DL1至DLj可以划分成分别布置成与多个块区域对应的多个块。作为本公开的示例，第一数据线组DL1至DLj包括第一块的数据线(下文中，第一数据线块DLa1至DLak)、第二块的数据线(下文中，第二数据线块DLb1至DLbk)、第三块的数据线(下文中，第三数据线块DLc1至DLck)以及第四块的数据线(下文中，第四数据线块DLd1至DLdk)。第一数据线块DLa1至DLak设置在第一块区域BA1中，并且第二数据线块DLb1至DLbk设置在第二块区域BA2中。第三数据线块DLc1至DLck设置在第三块区域BA3中，并且第四数据线块DLd1至DLdk设置在第四块区域BA4中。

第一数据线组DL1至DLj通过第一组扇出线FL1至FLj(下文中，被称为第一扇出线组)连接到第一数据集成电路410。作为本公开的示例，第一扇出线组FL1至FLj可以具有不同的线电阻。因此，即使数据电压是从第一数据集成电路410同时被输出的，在通过具有不同线电阻的第一扇出线组FL1至FLj时，数据电压到达第一数据线组DL1至DLj的时间点也可能彼此不同。

如上所述，当第一扇出线组FL1至FLj具有不同的线电阻时，第一数据集成电路410可以考虑到每条栅极线的线电阻以及第一扇出线组FL1至FLj中的每条的线电阻，来调整输出数据电压的时间点。

参照图4，第一数据集成电路410包括移位寄存器411、锁存单元412、数模转换器413和输出缓冲单元415。

移位寄存器411基于水平起始信号STH和数据时钟信号DCK顺序地激活多个锁存时钟信号CK1至CKn。水平起始信号STH和数据时钟信号DCK可以是包括在从信号控制器100(图1中所示)提供的数据控制信号DCS(图1中所示)中的信号。

锁存单元412响应于从移位寄存器411提供的锁存时钟信号CK1至CKn锁存图像数据信号R'G'B'。根据实施方式，锁存单元412可以基于数据负载信号TP将锁存的图像数据信号R'G'B'同时输出到数模转换器413，或者可以以预定的时间差将锁存的图像数据信号R'G'B'提供给数模转换器413。数据负载信号TP可以是包括在数据控制信号DCS中的信号。根据实施方式，锁存的图像数据信号R'G'B'被限定为数字图像信号D_D1至D_Dn。

数模转换器413从锁存单元412接收数字图像信号D_D1至D_Dn。数模转换器413将接收到的数字图像信号D_D1至D_Dn转换为具有模拟形式的数据电压D_A1至D_An。此外，尽管在附图中未示出，但是可以向数模转换器413提供来自外部源的多个伽马电压。数模转换器413可以基于伽马电压输出与数字图像信号D_D1至D_Dn对应的数据电压D_A1至D_An。通过提供给数模转换器413的极性控制信号POL，数据电压D_A1至D_An可以具有正极性或负极性。极性控制信号POL可以是包括在数据控制信号DCS中的信号。这里，具有正极性的数据电压可以是具有高于参考电压的电平的电压，并且具有负极性的数据电压可以是具有低于参考电压的电平的电压。

从数模转换器413生成的数据电压D_A1至D_An被提供给输出缓冲单元415。输出缓冲单元415可以划分成包括一个或多个输出缓冲器的多个输出块。作为本公开的示例，输出缓冲单元415可以包括四个输出块(下文中，被称为第一输出块415a、第二输出块415b、第三输出块415c和第四输出块415d)。然而，包括在输出缓冲单元415中的输出块的数量不限于此。例如，输出缓冲单元415可以包括少于或多于四个输出块。

第一数据集成电路410还可以包括延迟时钟生成单元416。延迟时钟生成单元416可以通过将多个输出块415a、415b、415c和415d中的每个的延迟信息反映在预置参考时钟RCLK中，来生成多个延迟时钟DCLKa、DCLKb、DCLKc和DCLKd。这里，多个延迟时钟DCLKa、DCLKb、DCLKc和DCLKd包括提供给第一输出块415a的第一块的延迟时钟DCLKa(下文中，被称为第一延迟时钟块)、提供给第二输出块415b的第二块的延迟时钟DCLKb(下文中，被称为第二延迟时钟块)、提供给第三输出块415c的第三块的延迟时钟DCLKc(下文中，被称为第三延迟时钟块)以及提供给第四输出块415d的第四块的延迟时钟DCLKd(下文中，被称为第四延迟时钟块)。

第一输出块415a、第二输出块415b、第三输出块415c和第四输出块415d中的每个的延迟信息可以存储在延迟时钟生成单元416中，或者可以从诸如信号控制器100的外部电路提供。

输出缓冲单元415从延迟时钟生成单元416接收第一延迟时钟块DCLKa、第二延迟时钟块DCLKb、第三延迟时钟块DCLKc和第四延迟时钟块DCLKd。具体地，同步于第一延迟时钟块DCLKa，第一输出块415a将第一块的数据电压Da1至Dak输出到第一数据线块DLa1至DLak(参见图3)。同步于第二延迟时钟块DCLKb，第二输出块415b将第二块的数据电压Db1至Dbk输出到第二数据线块DLb1至DLbk(参见图3)。同步于第三延迟时钟块DCLKc，第三输出块415c将第三块的数据电压Dc1至Dck输出到第三数据线块DLc1至DLck(参见图3)。同步于第四延迟时钟块DCLKd，第四输出块415d将第四块的数据电压Dd1至Ddk输出到第四数据线块DLd1至DLdk(参见图3)。

第一输出块415a至第四输出块415d中的每个包括第一信道CH1至第k信道CHk，并通过第一信道CH1至第k信道CHk输出相应的数据电压。也就是说，每个输出块415a至415d可以响应于相应的延迟时钟块分别确定从第一信道CH1至第k信道CHk输出数据电压的时间点。

图5是具体示出图4中所示的延迟时钟生成单元和输出缓冲单元的框图。图6A是示出图5中所示的第一参考时钟至第四参考时钟和第一延迟时钟块至第四延迟时钟块的波形图，并且图6B是示出图5中所示的第一块至第四块的数据电压的输出时间点的波形图。

参照图5，信号控制器100(图1中所示)可以包括参考时钟生成单元110。参考时钟生成单元110将每个输出块415a至415d的延迟信息反映在数据时钟信号DCK(图4中所示)中，以生成用于控制从每个输出块415a至415d输出的数据电压Dd1至Ddk的延迟值的参考时钟RCLK1、RCLK2、RCLK3和RCLK4。图4中所示的参考时钟RCLK可以包括以上描述的参考时钟RCLK1、RCLK2、RCLK3和RCLK4。

当第一数据集成电路410(图4中所示)包括第一输出块415a、第二输出块415b、第三输出块415c和第四输出块415d时，参考时钟生成单元110可以生成第一参考时钟RCLK1、第二参考时钟RCLK2、第三参考时钟RCLK3和第四参考时钟RCLK4，并将它们提供给第一数据集成电路410。第一数据集成电路410可以基于第一参考时钟RCLK1、第二参考时钟RCLK2、第三参考时钟RCLK3和第四参考时钟RCLK4独立地控制第一输出块415a、第二输出块415b、第三输出块415c和第四输出块415d的延迟值。

在图5中，示出了参考时钟生成单元110包括在信号控制器100中的结构，但本公开不限于此。例如，可以在设置于显示装置1000中的数据集成电路410和420(图2中所示)的每个中设置参考时钟生成单元110。

当第一数据集成电路410(图4中所示)的输出缓冲单元415包括第一输出块415a、第二输出块415b、第三输出块415c和第四输出块415d时，延迟时钟生成单元416可以包括第一延迟时钟生成单元416a、第二延迟时钟生成单元416b、第三延迟时钟生成单元416c和第四延迟时钟生成单元416d。第一延迟时钟生成单元416a从参考时钟生成单元110接收第一参考时钟RCLK1。第一延迟时钟生成单元416a可以通过将第一输出块415a的每个信道的延迟信息反映在第一参考时钟RCLK1中，来生成第一延迟时钟块DCLKa_1至DCLKa_k。第一延迟时钟块DCLKa_1至DCLKa_k可以包括第一延迟时钟信号DCLKa_1至第k延迟时钟信号DCLKa_k，其中分别反映第一输出块415a的第一信道CH1至第k信道CHk的延迟信息。

如图5、图6A和图6B中所示，可以从第四时间点t4至第五时间点t5激活第一参考时钟RCLK1，该第四时间点t4从参考时间点t0延迟第四时间，该第五时间点t5从参考时间点t0延迟第五时间。也就是说，可以在第一时间周期1t期间在第四时间点t4处激活第一参考时钟RCLK1。可以在第一参考时钟RCLK1的上升时间点处首先激活第一延迟时钟信号DCLKa_1至第k延迟时钟信号DCLKa_k中的第k延迟时钟信号DCLKa_k。也就是说，第一延迟时钟信号DCLKa_1至第k延迟时钟信号DCLKa_k可以从第k延迟时钟信号DCLKa_k至第一延迟时钟信号DCLKa_1顺序地激活。第一延迟时钟信号DCLKa_1至第k延迟时钟信号DCLKa_k可以与彼此具有第一相位差。具体地，彼此相邻的第k延迟时钟信号DCLKa_k与第(k-1)延迟时钟信号DCLKa_k-1具有通过将第一时间周期1t除以信道数k而获得的相位差。也就是说，“1t/k”可以限定为第一相位差。

第一输出块415a接收从数模转换器413生成的数据电压D_A1至D_An中的第一组数据电压D_Aa1至D_Aak。第一输出块415a基于第一延迟时钟信号DCLKa_1至第k延迟时钟信号DCLKa_k来反映第一组数据电压D_Aa1至D_Aak中的延迟信息，以输出第一块的数据电压Da1至Dak。

参照图5、图6A和图6B，第二延迟时钟生成单元416b从参考时钟生成单元110接收第二参考时钟RCLK2。第二延迟时钟生成单元416b可以通过将第二输出块415b的每个信道的延迟信息反映在第二参考时钟RCLK2中，来生成第二延迟时钟块DCLKb_1至DCLKb_k。第二延迟时钟块DCLKb_1至DCLKb_k可以包括第一延迟时钟信号DCLKb_1至第k延迟时钟信号DCLKb_k，其中分别反映第二输出块415b的第一信道CH1至第k信道CHk的延迟信息。

可以从第一时间点t1至第四时间点t4激活第二参考时钟RCLK2，该第一时间点t1从参考时间点t0延迟第一时间。也就是说，可以在第二时间周期3t期间在第一时间点t1处激活第二参考时钟RCLK2。可以在第二参考时钟RCLK2的上升时间点处首先激活第一延迟时钟信号DCLKb_1至第k延迟时钟信号DCLKb_k中的第k延迟时钟信号DCLKb_k。也就是说，第一延迟时钟信号DCLKb_1至第k延迟时钟信号DCLKb_k可以从第k延迟时钟信号DCLKb_k至第一延迟时钟信号DCLKb_1顺序地激活。第一延迟时钟信号DCLKb_1至第k延迟时钟信号DCLKb_k可以与彼此具有第二相位差。具体地，彼此相邻的第k延迟时钟信号DCLKb_k与第(k-1)延迟时钟信号DCLKb_k-1具有通过将第二时间周期3t除以信道数k而获得的相位差。也就是说，“3t/k”可以限定为第二相位差。

第二输出块415b接收从数模转换器413生成的数据电压D_A1至D_An中的第二组数据电压D_Ab1至D_Abk。第二输出块415b基于第一延迟时钟信号DCLKb_1至第k延迟时钟信号DCLKb_k来反映第二组数据电压D_Ab1至D_Abk中的延迟信息，以输出第二块的数据电压Db1至Dbk。

仍然参照图5、图6A和图6B，第三延迟时钟生成单元416c从参考时钟生成单元110接收第三参考时钟RCLK3。第三延迟时钟生成单元416c可以通过将第三输出块415c的每个信道的延迟信息反映在第三参考时钟RCLK3中，来生成第三延迟时钟块DCLKc_1至DCLKc_k。第三延迟时钟块DCLKc_1至DCLKc_k可以包括第一延迟时钟信号DCLKc_1至第k延迟时钟信号DCLKc_k，其中分别反映第三输出块415c的第一信道CH1至第k信道CHk的延迟信息。

可以从第一时间点t1至第二时间点t2激活第三参考时钟RCLK3，该第二时间点t2从参考时间点t0延迟第二时间。也就是说，可以在第三时间周期1t期间在第一时间点t1处激活第三参考时钟RCLK3。可以在第三参考时钟RCLK3的上升时间点处首先激活第一延迟时钟信号DCLKc_1至第k延迟时钟信号DCLKc_k中的第一延迟时钟信号DCLKc_1。也就是说，第一延迟时钟信号DCLKc_1至第k延迟时钟信号DCLKc_k可以从第一延迟时钟信号DCLKc_1至第k延迟时钟信号DCLKc_k顺序地激活。第一延迟时钟信号DCLKc_1至第k延迟时钟信号DCLKc_k可以与彼此具有第三相位差。具体地，彼此相邻的第一延迟时钟信号DCLKc_1与第二延迟时钟信号DCLKc_2具有通过将第三时间周期1t除以信道数k而获得的相位差。也就是说，“1t/k”可以限定为第三相位差。

第三输出块415c接收从数模转换器413生成的数据电压D_A1至D_An中的第三组数据电压D_Ac1至D_Ack。第三输出块415c基于第一延迟时钟信号DCLKc_1至第k延迟时钟信号DCLKc_k来反映第三组数据电压D_Ac1至D_Ack中的延迟信息，以输出第三块的数据电压Dc1至Dck。

仍然参照图5、图6A和图6B，第四延迟时钟生成单元416d从参考时钟生成单元110接收第四参考时钟RCLK4。第四延迟时钟生成单元416d可以通过将第四输出块415d的每个信道的延迟信息反映在第四参考时钟RCLK4中，来生成第四延迟时钟块DCLKd_1至DCLKd_k。第四延迟时钟块DCLKd_1至DCLKd_k可以包括第一延迟时钟信号DCLKd_1至第k延迟时钟信号DCLKd_k，其中分别反映第四输出块415d的第一信道CH1至第k信道CHk的延迟信息。

可以从第二时间点t2至第五时间点t5激活第四参考时钟RCLK4，该第二时间点t2从参考时间点t0延迟第二时间。也就是说，可以在第四时间周期3t期间在第二时间点t2处激活第四参考时钟RCLK4。可以在第四参考时钟RCLK4的上升时间点处首先激活第一延迟时钟信号DCLKd_1至第k延迟时钟信号DCLKd_k中的第一延迟时钟信号DCLKd_1。也就是说，第一延迟时钟信号DCLKd_1至第k延迟时钟信号DCLKd_k可以从第一延迟时钟信号DCLKd_1至第k延迟时钟信号DCLKd_k顺序地激活。第一延迟时钟信号DCLKd_1至第k延迟时钟信号DCLKd_k可以与彼此具有第四相位差。具体地，彼此相邻的第一延迟时钟信号DCLKd_1与第二延迟时钟信号DCLKd_2具有通过将第四时间周期3t除以信道数k而获得的相位差。也就是说，“3t/k”可以限定为第四相位差。

第四输出块415d接收从数模转换器413生成的数据电压D_A1至D_An中的第四组数据电压D_Ad1至D_Adk。第四输出块415d基于第一延迟时钟信号DCLKd_1至第k延迟时钟信号DCLKd_k反映第四组数据电压D_Ad1至D_Adk中的延迟信息，以输出第四块的数据电压Dd1至Ddk。

如图3、图4、图6A和图6B中所示，分别从第一输出块415a的第一信道CH1至第k信道CHk输出的第一块的数据电压Da1至Dak被提供给设置在第一块区域BA1中的第一数据线块DLa1至DLak。从第二输出块415b的第一信道CH1至第k信道CHk输出的第二块的数据电压Db1至Dbk被提供给设置在第二块区域BA2中的第二数据线块DLb1至DLbk。这里，第一块的数据电压Da1至Dak在第四时间点t4处具有第一时间差(1t/k)，并且从第k数据电压Dak至第一数据电压Da1被顺序地延迟。另一方面，第二块的数据电压Db1至Dbk在第一时间点t1处具有第二时间差(3t/k)，并且从第k数据电压Dbk至第一数据电压Db1被顺序地延迟。

此外，从第三输出块415c的第一信道CH1至第k信道CHk输出的第三块的数据电压Dc1至Dck被提供给设置在第三块区域BA3中的第三数据线块DLc1至DLck。从第四输出块415d的第一信道CH1至第k信道CHk输出的第四块的数据电压Dd1至Ddk被提供给布置在第四块区域BA4中的第四数据线块DLd1至DLdk。这里，第三块的数据电压Dc1至Dck在第一时间点t1处具有第三时间差(1t/k)，并且从第一数据电压Dc1至第k数据电压Dck被顺序地延迟。另一方面，第四块的数据电压Dd1至Ddk在第二时间点t2处具有第四时间差(3t/k)，并且从第一数据电压Dd1至第k数据电压Ddk被顺序地延迟。

这样，从一个数据集成电路输出的数据电压的延迟值对于每个块可以是不同的。也就是说，数据线的延迟值不是由一个变量确定的，而是通过反映所有的相关设计因素(诸如，扇出线的长度差、与栅极驱动电路的距离以及栅极驱动电路的数量和位置)来确定。因此，可能存在必须针对每个块不同地设置数据电压的延迟值的情况。如上所述，通过以块为单位控制数据电压的延迟值，可以精细调整延迟值。结果，可以有效地减小像素之间的充电率的偏差。

图6B示出了第一块的数据电压至第四块的数据电压的输出波形具有倒V形作为本公开的示例。例如，由于第一扇出线组FL1至FLj(图3中所示)之间的长度差，数据电压被延迟的程度很大，并且当栅极信号被延迟的程度相对小时，可以根据第一扇出线组FL1至FLj之间的长度差来设置从数据集成电路410和420输出的数据电压的延迟值。也就是说，第一块的数据电压至第四块的数据电压的输出波形可以设置为倒V形，其中数据电压的延迟值朝向第一扇出线组FL1至FLj的中央减小。然而，第一块的数据电压至第四块的数据电压的输出波形的形状不限于此。也就是说，第一块的数据电压至第四块的数据电压的输出波形的形状可以根据数据集成电路410和420的安装位置、第一扇出线组FL1至FLj的类型或栅极信号的延迟程度而以各种形式变化。

图6C是示出根据本公开的另一实施方式的第一块的数据电压至第四块的数据电压的输出时间点的波形图。

参照图3、图4、图5和图6C，从第一输出块415a的第一信道CH1至第k信道CHk输出的第一块的数据电压Da1至Dak被提供给设置在第一块区域BA1中的第一数据线块DLa1至DLak。从第二输出块415b的第一信道CH1至第k信道CHk输出的第二块的数据电压Db1至Dbk被提供给设置在第二块区域BA2中的第二数据线块DLb1至DLbk。这里，第一块的数据电压Da1至Dak在第一时间点t1处具有第一时间差(1t/k)，并且从第一数据电压Da1至第k数据电压Dak被顺序地延迟。另一方面，第二块的数据电压Db1至Dbk在第二时间点t2处具有第二时间差(3t/k)，并且从第一数据电压Db1至第k数据电压Dbk被顺序地延迟。

此外，从第三输出块415c的第一信道CH1至第k信道CHk输出的第三块的数据电压Dc1至Dck被提供给设置在第三块区域BA3中的第三数据线块DLc1至DLck。从第四输出块415d的第一信道CH1至第k信道CHk输出的第四块的数据电压Dd1至Ddk被提供给布置在第四块区域BA4中的第四数据线块DLd1至DLdk。这里，第三块的数据电压Dc1至Dck在第四时间点t4处具有第三时间差(1t/k)，并且从第k数据电压Dck至第一数据电压Dc1被顺序地延迟。另一方面，第四块的数据电压Dd1至Ddk在第一时间点t1处具有第四时间差(3t/k)，并且从第k数据电压Ddk至第一数据电压Dd1被顺序地延迟。

图6C示出了第一块的数据电压至第四块的数据电压的输出波形具有V形作为本公开的示例。例如，当第一扇出线组FL1至FLj(图3中所示)具有相同的长度时，由于扇出线之间的长度差而导致的数据电压的延迟程度可以小到可被忽略。此时，如果第一栅极驱动电路和第二栅极驱动电路分别设置在栅极线的两端处，则数据集成电路中的任何一个的数据集成电路的第一块的数据电压至第四块的数据电压的输出波形可以设置为V形，其中数据电压的延迟值随着其朝向第一扇出线组FL1至FLj的中央而增加。

图7是根据本公开的实施方式的显示装置的平面图。图8是图7的部分A2中所示的第一数据集成电路和显示面板的放大平面图，且图9是示出施加到图8中所示的第一块的数据线至第四块的数据线的第一块的数据电压至第四块的数据电压的输出时间点的波形图。图10是图7的部分A3中所示的第四数据集成电路和显示面板的放大平面图，且图11是示出施加到图10中所示的第一块的数据线至第四块的数据线的第一块的数据电压至第四块的数据电压的输出时间点的波形图。

参照图7，数据驱动器400(参照图1)可以包括第一数据集成电路410、第二数据集成电路420、第三数据集成电路430和第四数据集成电路440。在图7中，示出了数据驱动器400具有包括四个数据集成电路410至440的结构，但是本公开不限于此。

根据实施方式，显示装置1000还可以包括柔性电路板310至340以及电连接到柔性电路板310至340的印刷电路板370，数据集成电路410至440以TCP(带载封装)方式安装在柔性电路板310至340中。具体地，显示装置1000可以包括其上安装有第一数据集成电路410的第一柔性电路板310、其上安装有第二数据集成电路420的第二柔性电路板320、其上安装有第三数据集成电路430的第三柔性电路板330、以及其上安装有第四数据集成电路440的第四柔性电路板340。

第一柔性电路板310至第四柔性电路板340电连接显示面板500和印刷电路板370，并设置在显示面板500和印刷电路板370之间。

第一数据集成电路410可以连接到数据线DL1至DLn中的第一组数据线，并且第二数据集成电路420可以连接到数据线DL1至DLn中的第二组数据线。第三数据集成电路430可以连接到数据线DL1至DLn中的第三组数据线，并且第四数据集成电路440可以连接到数据线DL1至DLn中的第四组数据线。

这里，显示区域DA可以包括分别由第一数据集成电路410至第四数据集成电路440驱动的第一驱动区域DDA1至第四驱动区域DDA4。第一组数据线设置在第一驱动区域DDA1中，并且第二组数据线设置在第二驱动区域DDA2中。此外，第三组数据线设置在第三驱动区域DDA3中，并且第四组数据线设置在第四驱动区域DDA4中。

参照图8和图9，其中设置有第一组数据线DL1至DLj(下文中，第一数据线组)的第一驱动区域DDA1可以划分成多个块区域。作为本公开的示例，第一驱动区域DDA1可以包括四个块区域(下文中，第一块区域BA1、第二块区域BA2、第三块区域BA3和第四块区域BA4)。

第一数据线组DL1至DLj可以划分成分别布置成与多个块区域对应的多个块。作为本公开的示例，第一数据线组DL1至DLj包括第一数据线块DLa1至DLak、第二数据线块DLb1至DLbk、第三数据线块DLc1至DLck以及第四数据线块DLd1至DLdk。第一数据线块DLa1至DLak设置在第一块区域BA1中，并且第二数据线块DLb1至DLbk设置在第二块区域BA2中。第三数据线块DLc1至DLck设置在第三块区域BA3中，并且第四数据线块DLd1至DLdk设置在第四块区域BA4中。

第一数据线组DL1至DLj通过第一扇出线组FL1至FLj连接到第一数据集成电路410。作为本公开的示例，第一扇出线组FL1至FLj的扇出线可以具有不同的线电阻。因此，即使数据电压是从第一数据集成电路410同时被输出的，在通过具有不同线电阻的第一扇出线组FL1至FLj时，数据电压到达第一数据线组DL1至DLj的时间点也可能彼此不同。

如上所述，当第一扇出线组FL1至FLj具有不同的线电阻时，可以考虑到第一扇出线组FL1至FLj中的每条的线电阻，来调整输出数据电压的时间点。

此外，从第一栅极驱动电路210输出的栅极信号可以从每条栅极线GL1至GLm(图7中所示)的第一端朝向中央延迟。具体地，在栅极信号到达与第一数据线组DL1至DLj中的第一数据线DL1连接的像素的时间点与栅极信号到达与最后一条数据线DLj连接的像素的时间点(下文中，导通时间点)之间出现差异。

例如，连接到第一栅极线GL1和第一数据线DL1的像素(下文中，第一像素)响应于第一栅极信号而导通的时间点可以不同于连接到第一栅极线GL1和第j数据线DLj的像素(下文中，第j像素)响应于第一栅极信号而导通的时间点。也就是说，第j像素的导通时间点可以比第一像素的导通时间点延迟预定的时间。栅极信号的延迟时间可以根据每条栅极线的线电阻而变化。

如上所述，根据每条栅极线的线电阻，像素之间的导通时间可以根据位置出现偏差。此外，当在包括在相同像素行中的像素之间在导通时间上出现偏差时，可能出现被相对慢地导通的像素的充电率降低的问题。

为了改善充电率降低问题，第一数据集成电路410可以考虑到每条栅极线的线电阻，来调整输出数据电压的时间点。

第一块的数据电压Da1至Dak被提供给设置在第一块区域BA1中的第一数据线块DLa1至DLak。第二块的数据电压Db1至Dbk被提供给设置在第二块区域BA2中的第二数据线块DLb1至DLbk。这里，第一块的数据电压Da1至Dak在第一时间点t1处具有第一时间差(1t/k)，并且从第一数据电压Da1至第k数据电压Dak被顺序地延迟。另一方面，第二块的数据电压Db1至Dbk在第二时间点t2处具有第二时间差(2t/k)，并且从第一数据电压Db1至第k数据电压Dbk被顺序地延迟。

此外，第三块的数据电压Dc1至Dck被提供给设置在第三块区域BA3中的第三数据线块DLc1至DLck。第四块的数据电压Dd1至Ddk被提供给布置在第四块区域BA4中的第四数据线块DLd1至DLdk。这里，第三块的数据电压Dc1至Dck在第四时间点t4处具有第三时间差(0.5t/k)，并且从第一数据电压Dc1至第k数据电压Dck被顺序地延迟。另一方面，第四块的数据电压Dd1至Ddk在第4.5时间点t4.5处具有第四时间差(1.5t/k)，并且从第一数据电压Dd1至第k数据电压Ddk被顺序地延迟。

参照图10和图11，其中设置有第四组数据线DL3j+1至DLn(下文中，第四数据线组)的第四驱动区域DDA4可以划分成多个块区域。作为本公开的示例，第四驱动区域DDA4可以包括四个块区域(下文中，第一块区域BA1、第二块区域BA2、第三块区域BA3和第四块区域BA4)。图10示出了第四驱动区域DDA4包括与第一驱动区域DDA1相同数量的块区域，但是本公开不限于此。即，第四驱动区域DDA4可以包括与包括在第一驱动区域DDA1中的块区域的数量不同的块区域的数量。例如，第四驱动区域DDA4包括三个块区域也是可以的。

第四数据线组DL3j+1至DLn可以划分成分别布置成与多个块区域对应的多个块。作为本公开的示例，第四数据线组DL3j+1至DLn包括第一数据线块DLa1至DLak、第二数据线块DLb1至DLbk、第三数据线块DLc1至DLck以及第四数据线块DLd1至DLdk。第一数据线块DLa1至DLak设置在第一块区域BA1中，并且第二数据线块DLb1至DLbk设置在第二块区域BA2中。第三数据线块DLc1至DLck设置在第三块区域BA3中，并且第四数据线块DLd1至DLdk设置在第四块区域BA4中。

此外，从第二栅极驱动电路220输出的栅极信号可以从每条栅极线GL1至GLm(图7中所示)的第二端朝向中央延迟。具体地，在栅极信号到达与第四数据线组DL3j+1至DLn中的第(3j+1)数据线DL3j+1连接的像素的时间点与栅极信号到达与最后一条数据线DLn连接的像素的时间点(下文中，导通时间点)之间出现差异。

例如，连接到第一栅极线GL1和第(3j+1)数据线DL3j+1的像素(下文中，第(3j+1)像素)响应于第一栅极信号而导通的时间点可以不同于连接到第一栅极线GL1和第n数据线DLn的像素(下文中，第n像素)响应于第一栅极信号而导通的时间点。也就是说，第(3j+1)像素的导通时间点可以从第n像素的导通时间点延迟预定时间。栅极信号的延迟时间可以根据每条栅极线的线电阻而变化。

如上所述，根据每条栅极线的线电阻，像素之间的导通时间可以根据位置出现偏差。此外，当在包括在相同像素行中的像素之间在导通时间上出现偏差时，可能出现被相对慢地导通的像素的充电率降低的问题。

为了改善充电率降低问题，第四数据集成电路440可以考虑到每条栅极线的线电阻，来调整输出数据电压的时间点。

如图10和图11中所示，第一块的数据电压Da1至Dak被提供给设置在第一块区域BA1中的第一数据线块DLa1至DLak。第二块的数据电压Db1至Dbk被提供给设置在第二块区域BA2中的第二数据线块DLb1至DLbk。这里，第一块的数据电压Da1至Dak在第4.5时间点t4.5处具有第一时间差(1.5t/k)，并且从第k数据电压Dak至第一数据电压Da1被顺序地延迟。另一方面，第二块的数据电压Db1至Dbk在第四时间点t4处具有第二时间差(0.5t/k)，并且从第k数据电压Dbk至第一数据电压Db1被顺序地延迟。

此外，第三块的数据电压Dc1至Dck被提供给设置在第三块区域BA3中的第三数据线块DLc1至DLck。第四块的数据电压Dd1至Ddk被提供给布置在第四块区域BA4中的第四数据线块DLd1至DLdk。这里，第三块的数据电压Dc1至Dck在第二时间点t2处具有第三时间差(2t/k)，并且从第k数据电压Dck至第一数据电压Dc1被顺序地延迟。另一方面，第四块的数据电压Dd1至Ddk在第一时间点t1处具有第四时间差(1t/k)，并且从第k数据电压Ddk至第一数据电压Dd1被顺序地延迟。

如上所述，由于第一数据集成电路410和第四数据集成电路440设置在不同的位置处，因而可以用不同的延迟模式来控制数据电压的输出时间点。此外，由于第一数据集成电路410和第四数据集成电路440中的每个都包括多个输出块，因而可以以块为单位来调整数据电压的延迟值。

图12是根据本公开的示例实施方式的显示装置的平面图。图13是图12的部分A4中所示的第二数据集成电路至第四数据集成电路和显示面板的放大平面图。图14是示出施加到设置在图13中所示的第二驱动区域至第四驱动区域中的数据线的数据电压的输出时间点的波形图。

参照图12，数据驱动器400(参照图1)可以包括第一数据集成电路410、第二数据集成电路420、第三数据集成电路430、第四数据集成电路440和第五数据集成电路450。在图12中，示出了数据驱动器400具有包括五个数据集成电路410至450的结构，但是本公开不限于此。

根据实施方式，显示装置1000还可以包括柔性电路板310至350以及电连接到柔性电路板310至350的印刷电路板370，数据集成电路410至450以TCP方式安装在柔性电路板310至350中。具体地，显示装置1000可以包括其上安装有第一数据集成电路410的第一柔性电路板310、其上安装有第二数据集成电路420的第二柔性电路板320、其上安装有第三数据集成电路430的第三柔性电路板330、其上安装有第四数据集成电路440的第四柔性电路板340、以及其上安装有第五数据集成电路450的第五柔性电路板350。

第一柔性电路板310至第五柔性电路板350电连接显示面板500和印刷电路板370，并设置在显示面板500和印刷电路板370之间。

第一数据集成电路410可以连接到数据线DL1至DLn中的第一组数据线，并且第二数据集成电路420可以连接到数据线DL1至DLn中的第二组数据线。第三数据集成电路430可以连接到数据线DL1至DLn中的第三组数据线，并且第四数据集成电路440可以连接到数据线DL1至DLn中的第四组数据线，并且第五数据集成电路450可以连接到数据线DL1至DLn中的第五组数据线。

这里，显示区域DA可以包括分别由第一数据集成电路410至第五数据集成电路450驱动的第一驱动区域DDA1至第五驱动区域DDA5。第一组数据线设置在第一驱动区域DDA1中，并且第二组数据线设置在第二驱动区域DDA2中。此外，第三组数据线设置在第三驱动区域DDA3中，并且第四组数据线设置在第四驱动区域DDA4中。第五组数据线设置在第五驱动区域DDA5中。

参照图12和图13，第二数据集成电路420连接到设置在第二驱动区域DDA2中的第二组数据线DLa1、DLag、DLah、DLai和DLaj。第三数据集成电路430连接到布置在第三驱动区域DDA3中的第三组数据线DLb1、DLbg、DLbh、DLbi和DLbj。第四数据集成电路440连接到布置在第四驱动区域DDA4中的第四组数据线DLc1、DLcg、DLch、DLci和DLcj。第二驱动区域DDA2至第四驱动区域DDA4设置在第一驱动区域DDA1与第五驱动区域DDA5之间。

第二驱动区域DDA2、第三驱动区域DDA3和第四驱动区域DDA4中的每个可以划分成多个块区域。作为本公开的示例，第二驱动区域DDA2、第三驱动区域DDA3和第四驱动区域DDA4中的每个可以包括四个块区域。第二驱动区域DDA2包括第一块区域BA1a、第二块区域BA2a、第三块区域BA3a和第四块区域BA4a，并且第三驱动区域DDA3包括第一块区域BA1b、第二块区域BA2b、第三块区域BA3b和第四块区域BA4b，并且第四驱动区域DDA4包括第一块区域BA1c、第二块区域BA2c、第三块区域BA3c和第四块区域BA4c。与第一驱动区域DDA1和第五驱动区域DDA5相比，第二驱动区域DDA2、第三驱动区域DDA3和第四驱动区域DDA4对于每个块区域的栅极信号可以具有小的延迟差。

第二数据集成电路420通过第二组扇出线FLa_1、FLa_g、FLa_h、FLa_i和FLa_j连接到第二组数据线DLa1、DLag、DLah、DLai和DLaj。这里，第二组扇出线FLa_1、FLa_g、FLa_h、FLa_i和FLa_j可以具有相同的线电阻。

如图14中所示，第二组扇出线FLa_1、FLa_g、FLa_h、FLa_i和FLa_j具有相同的线电阻，并且当第二驱动区域DDA2中的块区域之间的栅极信号之间的延迟差很小(或延迟恒定)时，第二驱动区域DDA2可以包括平坦周期。这里，平坦周期可以限定为其中数据电压的延迟值相同的周期。第二驱动区域DDA2中提供的平坦周期可以称为第一平坦周期FMP1。作为本公开的示例，可以在第二块区域BA2a和第三块区域BA3a中形成第一平坦周期FMP1。这里，描述了包括平坦周期的情况作为示例，在该情况中扇出线具有相等的电阻结构并且栅极信号之间的延迟差微小(或延迟恒定)，但是本公开不限于此。也就是说，当栅极信号的延迟值被设计为相同时，即使在由扇出线导致的延迟差微小(或延迟恒定)的部分中也可以存在平坦周期。

此外，第三组扇出线FLb_1、FLb_g、FLb_h、FLb_i和FLb_j具有相同的线电阻，并且当第三驱动区域DDA3中的块区域之间的栅极信号的延迟差很小时，第三驱动区域DDA3可以包括平坦周期。这里，第三驱动区域DDA3中提供的平坦周期可以称为第二平坦周期FMP2。作为本公开的示例，可以在第二块区域BA2b和第三块区域BA3b中形成第二平坦周期FMP2。

最后，第四组扇出线FLc_1、FLc_g、FLc_h、FLc_i和FLc_j具有相同的线电阻，并且当第四驱动区域DDA4中的块区域之间的栅极信号的延迟差很小时，第四驱动区域DDA4可以包括平坦周期。这里，第四驱动区域DDA4中提供的平坦周期可以称为第三平坦周期FMP3。作为本公开的示例，可以在第二块区域BA2c和第三块区域BA3c中形成第三平坦周期FMP3。

在第一平坦周期FMP1中，数据电压Dag和Dah的输出时间点可以保持为第3.5时间点t3.5，而在第二平坦周期FMP2中，数据电压Dbg和Dbh的输出时间点可以保持为第4.5时间点t4.5。为了防止由于第一平坦周期FMP1与第二平坦周期FMP2之间的延迟差而在显示区域中看见边界，可以在第一平坦周期FMP1与第二平坦周期FMP2之间提供数据电压的延迟值不相同的非平坦周期。第一平坦周期FMP1与第二平坦周期FMP2之间的非平坦周期可以提供在第二驱动区域DDA2的第四块区域BA4a和第三驱动区域DDA3的第一块区域BA1b中。提供给第二驱动区域DDA2的第四块区域BA4a的第四块的数据电压Dai至Daj在第3.5时间点t3.5处具有第一时间差(0.5t/(j-i))，并且可以从第i数据电压Dai至第j数据电压Daj被顺序地延迟。提供给第三驱动区域DDA3的第一块区域BA1b的第一块的数据电压Db1至Dbg-1也可以具有第一时间差(0.5t/(j-i))，并且可以从第一数据电压Db1至第(g-1)数据电压Dbg-1被顺序地延迟。

第三平坦周期FMP3中的数据电压Dcg和Dch的输出时间点可以被保持为第3.5时间点t3.5。在这种情况下，为了防止由于第二平坦周期FMP2与第三平坦周期FMP3之间的延迟差而在显示区域中看见边界，可以在第二平坦周期FMP2与第三平坦周期FMP3之间提供数据电压的延迟值不相同的非平坦周期。第二平坦周期FMP2与第三平坦周期FMP3之间的非平坦周期可以提供在第三驱动区域DDA3的第四块区域BA4b和第四驱动区域DDA4的第一块区域BA1c中。提供给第三驱动区域DDA3的第四块区域BA4b的第四块的数据电压Dbi至Dbj在第4.5时间点t4.5处具有第二时间差(0.5t/(j-i))，并且可以从第j数据电压Dbj至第i数据电压Dbi被顺序地延迟。提供给第四驱动区域DDA4的第一块区域BA1c的第一块的数据电压Dc1至Dcg-1也具有第二时间差(0.5t/(j-i))，并且可以从第(g-1)数据电压Dcg-1至第一数据电压Dc1被顺序延迟。此外，提供给第四驱动区域DDA4的第四块区域BA4c的第四块的数据电压Dci至Dcj在第三时间点t3处具有第一时间差(0.5t/(j-i))，并且可以从第j数据电压Dcj至第i数据电压Dci被顺序地延迟。

这样，当驱动区域DDA2、DDA3和DDA4中的每个包括平坦周期FMP1、FMP2和FMP3时，反映与平坦周期FMP1、FMP2和FMP3之间的延迟偏差对应的延迟值的块区域可以设置在平坦周期FMP1、FMP2和FMP3之间。因此，可以防止平坦周期FMP1、FMP2和FMP3之间的边界被识别。

图15是根据图2的部分A1的另一实施方式的第一数据集成电路和显示面板的放大平面图，并且图16是示出施加到图15中所示的第一块的数据线至第八块的数据线的第一块的数据电压至第八块的数据电压的输出时间点的波形图。

参照图15，其中设置有第一数据线组DL1至DLj的第一驱动区域DDA1可划分成多个块区域。作为本公开的示例，第一驱动区域DDA1可以包括八个块区域(下文中，第一块区域BA1、第二块区域BA2、第三块区域BA3、第四块区域BA4、第五块区域BA5、第六块区域BA6、第七块区域BA7和第八块区域BA8)。然而，包括在第一驱动区域DDA1中的块区域的数量不限于此。例如，第一驱动区域DDA1可以包括5至7个块区域。

第一数据线组DL1至DLj可以划分成分别布置成与多个块区域对应的多个块。作为本公开的示例，第一数据线组DL1至DLj包括第一数据线块DLa1至DLak、第二数据线块DLb1至DLbk、第三数据线块DLc1至DLck、第四数据线块DLd1至DLdk、第五数据线块DLe1至DLek、第六数据线块DLf1至DLfk、第七数据线块DLg1至DLgk以及第八数据线块DLh1至DLhk。

第一数据线块DLa1至DLak设置在第一块区域BA1中，并且第二数据线块DLb1至DLbk设置第二块区域BA2中，并且第三数据线块DLc1至DLck设置在第三块区域BA3中，并且第四数据线块DLd1至DLdk设置在第四块区域BA4中。第五数据线块DLe1至DLek设置在第五块区域BA5中，并且第六数据线块DLf1至DLfk设置在第六块区域BA6中，并且第七数据线块DLg1至DLgk设置在第七块区域BA7中，并且第八数据线块DLh1至DLhk设置在第八块区域BA8中。

第一块的数据电压Da1至Dak被提供给设置在第一块区域BA1中的第一数据线块DLa1至DLak。第二块的数据电压Db1至Dbk被提供给设置在第二块区域BA2中的第二数据线块DLb1至DLbk。这里，第一块的数据电压Da1至Dak在参考时间点t0处具有第一时间差(0.5t/k)，并且从第一数据电压Da1至第k数据电压Dak被顺序地延迟。另一方面，第二块的数据电压Db1至Dbk在第一时间点t1处具有第二时间差(2t/k)，并且从第一数据电压Db1至第k数据电压Dbk被顺序地延迟。

此外，第三块的数据电压Dc1至Dck被提供给设置在第三块区域BA3中的第三数据线块DLc1至DLck。第四块的数据电压Dd1至Ddk被提供给布置在第四块区域BA4中的第四数据线块DLd1至DLdk。这里，第三块的数据电压Dc1至Dck在第一平坦周期FMP1期间被延迟相同的延迟值(即，差不多第2.5时间(t2.5-t0))。另一方面，第四块的数据电压Dd1至Ddk在第2.5时间点t2.5处具有第三时间差(0.5t/k)，并且从第一数据电压Dd1至第k数据电压Ddk被顺序地延迟。

第五块的数据电压De1至Dek被提供给设置在第五块区域BA5中的第五数据线块DLe1至DLek。第六块的数据电压Df1至Dfk被提供给设置在第六块区域BA6中的第六数据线块DLf1至DLfk。第七块的数据电压Dg1至Dgk被提供给设置在第七块区域BA7中的第七数据线块DLg1至DLgk。第八块的数据电压Dh1至Dhk被提供给设置在第八块区域BA8中的第八数据线块DLh1至DLhk。

这里，第五块的数据电压De1至Dek在第三时间点t3处具有第四时间差(1t/k)，并且从第一数据电压De1至第k数据电压Dek被顺序地延迟。第六块的数据电压Df1至Dfk以及第七块的数据电压Dg1至Dgk在第二平坦周期FMP2期间被延迟相同的延迟值(即，延迟第四时间(t4-t0))。另一方面，第八块的数据电压Dh1至Dhk在第四时间点t4处具有第五时间差(1t/k)，并且从第一数据电压Dh1至第k数据电压Dhk被顺序地延迟。

这样，一个数据集成电路划分成更大数量的输出块，并且可以以输出块为单位控制从一个数据集成电路输出的数据电压的延迟值。因此，可以对数据电压的延迟值进行微调，并且结果，可以进一步减小像素之间的充电率的偏差。

根据本公开的数据驱动器和具有该数据驱动器的显示装置，通过以块为单位控制从一个数据集成电路输出的数据电压的延迟值，能够实现对延迟值的精细调整，从而能够减小像素之间的充电率的偏差。

尽管已经描述了本公开的示例实施方式，但应理解的是，本公开不应限于这些示例实施方式，而是在如本文中要求保护的本公开的精神和范围内，本领域的普通技术人员可以作出多种改变和修改。