具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在大尺寸电视及小尺寸手机显示器中，使用的晶体管通常为薄膜晶体管 (TFT)；在AR/VR显示应用中，常用的晶体管为单晶硅衬底上的场效应晶体管。

本申请中的晶体管可以为场效应晶体管。控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极。通常在N型晶体管中，漏极的电压应该大于或等于源极的电压，因此源极漏极的位置会随晶体管偏置状态的不同而变化。

下文以薄膜晶体管为例进行说明，且本申请实施例中晶体管的漏极和源极可以根据晶体管偏置状态的不同而变化。但是，并不能认为本申请例只能局限应用薄膜晶体管实现。虽然由于显示应用场景的显著区别，驱动背板的晶体管尺寸、电压电流范围等存在很大的不同，但是本申请例中所揭示的三维集成电路同样可以采用单晶硅衬底上的互补型场效应晶体管技术，或者柔性基板上的薄膜晶体管技术，以及其他的场效应晶体管技术实现。进一步地，本申请实施例的说明，一般以AMOLED显示为例展开。但是由于显示基本原理的类似性，本申请实施例也同样可应用到micro-LED等其他的有源阵列显示的场合。

经过本申请发明人研究认为，对于显示器的像素电路来说，寻址TFT可以由N型TFT(例如金属氧化物TFT)来实现，驱动TFT可以由P型器件(例如LTPS TFT)来实现。这样的组合，能够较好地平衡像素电路编程速度以及电流/电压保持能力。更重要的，P型TFT和N型TFT还可以构成CMOS逻辑，对于简化显示器的像素电路以及驱动电路、抑制静态功耗、减少驱动线数量等都有好处。

为了实现上述设计，可以利用基于异质TFT三维集成技术(例如P型的LTPS TFT和N型的IGZO TFT，P型的LTPS TFT和N型的a-Si TFT)使TFT器件、电容以及相关的互联走线可以在三维空间中布置，使得电路的集成度大大增加，对应的显示器的分辨率更高、边框更窄。

然而，如何基于现有的LTPS、IGZO或a-Si等技术，发挥各自的优势，设计出更合理的TFT三维集成电路出来，这里仍然有较多的挑战。

图1a-g所示为根据本申请一个实施例的电路制造方法工艺流程示意图。

图1a所示，在衬底上形成第一金属层M1，并对所述第一金属层M1图形化，以形成第一晶体管的第一/第二电极，和第一电容的下极板。

图1b是所示，在所述衬底和所述第一金属层上形成第一有源层LTPS，并对其进行图形化，在所述第一晶体管的第一/第二电极之间以及二者上方形成所述第一晶体管的有源区。

图1c所示，在所述衬底、所述第一有源层和所述第一电容的下极板上形成第一介质层GI。

如图1d所示，在所述第一介质层上形成第二金属层M2，并对其进行图形化，在所述第一晶体管的第一/第二电极之间的第一介质层上方形成所述第一晶体管的控制电极，以及在所述第一电容的上方形成所述第二晶体管的第一/第二电极。

如图1e所示，在所述第二金属层和所述第一介质层上形成第二有源层 IGZO，并对其进行图形化，在所述第二晶体管第一/第二电极之间以及二者上方形成所述第二晶体管的有源区。

如图1f所示，在所述第一晶体管的控制电极上，以及在所述第一介质层和所述第二晶体管的有源区上形成第二介质层2-GI；

如图1g所示，在所述第二介质层上形成第三金属层M3，并对其进行图形化，在所述第一晶体管的控制电极上方形成第二电容的上极板，并且在所述第二晶体管第一/第二电极之间的第二介质层上方形成所述第二晶体管的控制电极。

根据一个实施例，所述第一晶体管可以是LTPS TFT,其形成过程可以利用高温工艺。所述第一有源层可以是多晶硅。所述第二晶体管可以是金属氧化物TFT, 例如IGZO TFT或者其他类型的金属氧化物TFT，其形成过程可以利用低温工艺，从而不会影响已经先制作好的第一晶体管。所述第二有源层可以是IGZO，当然如果采用a-Si工艺制造第二晶体管，则有源层可以是多晶硅。

图2所示为根据本申请一个实施例利用三维集成制造技术制造的集成电路剖面示意图。左侧为利用LTPS技术形成的TFT晶体管，右侧为利用IGZO技术形成的TFT晶体管。并且，如图2所示，在左上利用LTPS TFT的栅电极和IGZO TFT栅电极同层的金属形成了一个电容C1；在右下利用IGZO TFT的源漏电极和 LTPS TFT的源漏电极同层金属形成了另一个电容C2。

上述制造方法和相应的TFT三维集成电路，可以用于显示器，也可以用于光探测器或存储器等。

如图2所示的TFT三维集成TFT电路具有如下的几项优势：

1)电路中的TFT以及电容采用纵向堆叠结构实现，这有利于减少TFT电路的占地面积，对于实现更高的显示分辨率，以及提升周边驱动电路、显示阵列内电路的集成度等均有益处。对于AMOLED显示的像素电路、集成栅极驱动电路、显示器外围的电源电路等，经常要采用电容器件，且电容所占版图面积一般较大。电容在TFT集成电路所起到的作用包括：稳定电路内部节点的电位、馈送信号电压、抑制电压馈通效应、抑制泄漏电流造成的电压/电荷损失等。TFT三维集成的结构里，可以实现如图2的C1和C2所示的多种MIM电容以及这些MIM 电容的并联。

2)电路中的N型TFT以及P型TFT可以采用纵向堆叠的结构实现，这有利于实现结构紧凑的CMOS反相器电路，进而有利于简化整体TFT电路的面积、功耗、提升可靠性。

以下将对利用三维集成TFT工艺实现的AMOLED显示器像素电路实施例进行具体的介绍。

在像素电路中，寻址晶体管T_S第一极可以配置为接收数据信号DATA，其控制极可以配置为接收扫描信号SCAN，其第二极可以耦合到驱动晶体管T_D的控制极。现有的N型驱动晶体管T_D的第一极(漏极)可以配置为接收高电平VDD，第二极(源极)耦合到OLED的阳极，发光器件的阴极可以耦合到地电位。考虑到该像素电路要能够在较长的一帧时间内给发光元件OLED提供出恒定的发光电流，可以在驱动晶体管电容T_D的控制极和其第一极之间设置C_s以起到稳压作用。

图3所示为根据本申请一个实施例的三维集成像素单元电路示意图。

采用三维集成技术实现时，该像素电路的寻址晶体管T_s可以采用NMOS(如 IGZOTFT)，其泄漏电流极小，从而可以较大幅度地降低数据刷新率以节约显示器功耗；其驱动晶体管T_D可以采用PMOS(如LTPS TFT)，从而提供较强的驱动能力。此外，该像素电路的电容C_s可以采用例如图2处在C2位置的电容来实现图3中的电容C_s。

图4(a)所示为根据本申请一个实施例的三维集成像素单元电路示意图，图 4(b)为图4(a)所示电路的工作时序示意图。该像素电路仍然采用三维堆叠集成的N型TFT与P型TFT以及电容组合实现。

根据一个实施例，寻址晶体管TS1可以是N型TFT，其第一极可以配置为接收数据信号DATA，第二极可以耦合到驱动晶体管T_D的控制极，其控制极配置为接收本级扫描信号SCAN[N]。

根据一个实施例，电容C_S1可以耦合在寻址晶体管TS1的第二极和驱动晶体管TD的控制极之间。

根据一个实施例，驱动晶体管TD可以是P型TFT，其第二极可以配置为接收高电平，其第一极可以耦合到OLED的阳极。

根据一个实施例，在驱动晶体管的第一极与OLED的阳极之间可以设有P型 TFT晶体管TS2，其控制极配置为接收本级扫描信号SCAN[N]，其第一极耦合到 OLED阳极。

根据一个实施例，该像素电路还可以包括N型TFT晶体管TS3，其控制极配置为接收本级扫描信号SCAN[N]，其第二极耦合到TS2的第二极，其第一极耦合到驱动晶体管TD的控制极。

根据一个实施例，该像素电路还可以包括N型TFT晶体管TS4，其第一极耦合到寻址晶体管TS1的第二极，其第二极配置为接收参考信号REF，其控制极配置为接收下一级扫描信号SCAN[N+1]。

相较于图3所示的像素电路，图4(a)中增加的电容C_S1，开关晶体管TS2,TS3, TS4起到的作用是提取驱动晶体管TD的电学特性并进行实时补偿。

如图4(b)所示，该像素电路的工作过程可以分为

(1)编程及补偿阶段

当本级扫描信号SCAN[N]为高电平，下一级扫描信号SCAN[N+1]为低电平时， N型的开关晶体管TS1和TS3导通，P型的开关晶体管TS2断开。于是OLED的供电支路被断开，在电容C_S1的左端被写入数据信号DATA，在电容C_S1的右端则存储着驱动晶体管的阈值电压以及迁移率信息。(图4b中的数据信号DATA比 SCAN[N]在时间上推迟一点，这是因为DATA线上的寄生电容/电阻等，使得DATA 信号实际加载到像素上需要一定量的建立时间)。于是，电容C_S1两端的电压差为V_CS1＝Vdata-(VDD-|Vth|+ΔV_μ)，其中ΔV_μ反映了迁移率的不均匀及退化信息的电压值。

(2)驱动发光阶段

当本级扫描信号SCAN[N]为低电平，下一级扫描信号SCAN[N+1]为高电平时， N型的开关晶体管TS1和TS3断开，P型的开关晶体管TS2导通，N型的开关晶体管TS4导通。从而驱动晶体管TD提供出恒定的驱动电流，OLED进入发光状态。 TS4的导通使得电容CS1的左端电压从(1)阶段的Vdata变成为VREF，CS1的左端电压该变量为(VREF-Vdata)。由于电容CS1具有电荷存储功能，VCS1的量不能发生突变，于是CS1的右端电压变为VDD-|Vth|+ΔVμ+(VREF-Vdata)。因此，驱动晶体管TD的过驱动电压的值为 VSG-|Vth|＝VDD-[VDD-|Vth|+ΔVμ+(VREF-Vdata)]-|Vth|＝Vdata-VREF-ΔVμ

由于OLED的电流取决于TD的过驱动电压值，根据以上推导可以看到，该像素电路的过驱动电压的值与TD的阈值电压|Vth|、电源电压VDD等均没有关系。因此可以说，该像素电路对于TFT的阈值电压的不均匀或者漂移、电源电压的电压降效应等均有补偿效果。

另外，与此同时，由于在Vth提取过程还与迁移率呈一定的关系，所以在上面的公式中最终的过驱动电压表达式里保留着迁移率相关的量ΔVμ。流经驱动晶体管的电流可以通过驱动晶体管迁移率μ与驱动晶体管的过驱动电压之积表示。假设驱动晶体管迁移率μ增大，则ΔVμ增大，通过上述公式可知相应的过驱动电压减小，因此流经驱动晶体管的电流变化不大。假设驱动晶体管迁移率μ减小，则ΔVμ减小，通过上述公式可知相应的过驱动电压增大，因此流经驱动晶体管的电流仍然变化不大。因此，该电路对TFT的迁移率不均匀或者退化也有一定的补偿效果。

因此，总的来看，本像素电路的优势在于更全面的补偿效果，其不仅能够补偿驱动晶体管的阈值电压漂移或者不均匀，而且可以补偿迁移率、电源线的 IR drop等。其次本申请中提供较简单的像素电路及驱动信号，这有利于提高显示阵列的分辨率。该显示像素电路仅需要5颗TFT和1个电容，而且还只需要一种类型的扫描信号线，因此对于实际的版图设计来说，其有利于实现较高的分辨率。此外，由于数据写入及阈值电压提取并行地在电容CS1的两端进行，故OLED发光控制支路上只需要用到两个TFT。而传统的AMOLED像素电路中，在 OLED的发光控制支路上，由于数据写入及阈值电压提取与驱动晶体管TD的源极及栅极相关，为了避免初始化、数据写入、阈值电压提取、发光控制等过程的相互干扰，OLED发光控制支路上一般有3颗TFT。于是，本像素电路中OLED的电源电压值VDD能够被减少到较小的值。这对于提升OLED像素电路的能量转换效率、降低AMOLED显示器的功耗具有积极的意义。

图5(a)所示为根据本申请另一实施例的三维集成像素单元电路示意图,图 5(b)为图5(a)所示电路的工作时序示意图。该像素电路基本架构仍然是三维集成的N型TFT与P型TFT以及电容的组合来实现。

根据一个实施例，寻址晶体管TS1可以是N型TFT，其第一极可以配置为接收数据信号DATA，第二极可以耦合到驱动晶体管TD的控制极，其控制极配置为接收本级扫描信号SCAN[N]。

根据一个实施例，电容Cs2可以耦合在寻址晶体管TS1的第二极和驱动晶体管TD的控制极之间。

根据一个实施例，驱动晶体管TD可以是P型TFT，其第二极可以配置为接收高电平VDD，其第一极可以耦合到OLED的阳极。

根据一个实施例，在驱动晶体管的第一极与OLED的阳极之间可以设有P型 TFT晶体管TS2，其控制极配置为接收本级扫描信号SCAN[N]，TS2的第一极耦合到OLED的阳极。

根据一个实施例，该像素电路还可以包括N型TFT晶体管TS5，其控制极配置为接收前一级扫描信号SCAN[N-1]，其第二极耦合到TS2的第二极，其第一极耦合到驱动晶体管TD的控制极。

图5(a)中电路与图4(a)中电路的不同在于，通过扫描信号和数据信号的时序配合，可以减少一个开关TFT以及一根偏置VREF线。具体的不同之处体现在： 1)近邻的两行像素的扫描线SCAN[N-1]的有效电平阶段和SCAN[N]的有效电平阶段之间存在半个脉冲时间的交叠；2)在SCAN[N]的脉冲后半段，DATA电压跳变为VREF电压，从而像素开始发光。

根据一个实施例，通过在不同的时间利用同一条DATA线传输数据信号和参考信号，图5(b)中的DATA代表数据线上的信号，这个信号是数据信号和参考信号配搭而成。这样做可以减少信号驱动线的数量，相应的减少了开关晶体管数目，从而节约了电路的面积。如5(b)所示，在每个脉冲之间都插入了间隔时间，在这些间隔时间内数据线上传输的是参考信号，在此外的时间数据线上传输的是数据信号。也就是说在每个数据信号传输结束以后，都要回到参考电位，然后再传输下一个数据信号。当参考信号Vref例如为地电位时，可以降低数据信号跳变时候的功耗。因为如果从一个数据信号直接调变到另一个数据信号，需要做功；但是如果先从第一个数据信号跳变到地电位就不需要做功，然后再从地电位跳变到另一个数据信号，从而可以实现对功耗的节约。

具体地来看，该电路的工作过程可以分为：

(1)补偿阶段

SCAN[N-1]及SCAN[N]均为高电平，于是TS1和TS5导通，数据线DATA上传输的是参考信号VREF。和图4所示的实施例类似地，电容CS2的左端和右端首先分别被编程到VREF和VDD-|Vth|+ΔVμ。即电容CS2的左端和右端分别存储着参考电压以及阈值电压信息等。

在补偿阶段(1)的结束阶段前，数据线DATA上传输的电压变为VDATA，则电容CS2的左端电压变为VDATA；由于TS5在补偿阶段(1)保持导通，故电容CS2 的右端电压保持为VDD-|Vth|+ΔVμ。

(2)编程阶段

SCAN[N-1]变为低电平，SCAN[N]保持着高电平，于是TS5被断开，TS1保持闭合，此时数据线DATA上传输信号的又变为VREF。和图4所示的实施例类似地，由于电容CS2上的电荷守恒效应，电容CS2的左端和右端分别被编程到VREF 和VDD-|Vth|+ΔVμ+(VREF-VDATA)。

(3)驱动发光阶段

Scan[N]变为低电平，于是TS1被关断，开关晶体管TS2导通，驱动晶体管 TD导通并提供驱动电流给像素的OLED，驱动晶体管TD保持着驱动OLED发光的状态，直到下一帧的编程及补偿阶段进行状态更新。驱动晶体管TD的过驱动电压可以表示为：

VSG-|Vth|＝VDD-[VDD-|Vth|+ΔVμ+(VREF-VDATA)]-|Vth|＝VDATA-VREF- ΔVμ

由于OLED的电流主要取决于驱动晶体管TD的过驱动电压，由此式可以看出，过驱动电压的值与Vth及VDD无关，即表明这种像素电路对于Vth及VDD 可能的漂移均有较好的补偿效果。

从以上分析可以看到，图5所示意的像素电路的主要优势在于更少的晶体管数量及驱动信号线。使得晶体管TS1既起到了数据电压编程的作用，又起到了启动发光阶段的作用。同一条数据线DATA在不同的时间段传输数据信号或参考信号，省去了专门为参考信号设置的信号线。而且扫描信号线SCAN[N]既作为数据写入寻址的作用，又作为发光控制作用，使得控制线的作用最大化。因此，相比于常规的像素电路来说，采用该像素电路显示阵列的分辨率能够进一步地提升。

以下将对利用三维集成TFT工艺实现的构成显示器栅极驱动电路的移位寄存器单元电路的实施例进行逐一介绍。

图6所示为传统的基于NMOS逻辑的AMOLED显示器的栅极驱动电路中移位寄存器单元电路的示意图。其中驱动晶体管T2是N型器件，例如IGZO TFT。由于输入信号GN-1是高电平脉冲，而T2也是截取CLK的高电平传输到GN。故为了抑制NMOS传递高电平时电压损失的问题，需要在T2的栅极-源极之间引入电压自举，即T2的栅极电位要跟随着GN的增加而增加。也正是因为电压自举的问题，会带来低电平维持阶段，QN节点以及GN节点无法稳定等一系列问题。

由图6可见，常规的AMOLED显示器栅极驱动电路的移位寄存器单元电路中， QN点和PN点是2个重要的内部节点。这两个内部节点之间，存在着电压竞争的关系。其中QN点在预充电和发光阶段，应该保持为高电平电压，在低电平维持阶段为低电平电压；而PN点在预充电及发光阶段应该为低电平电压，而在低电平维持阶段应该为高电平电压。

而实际上，这些要求是相互矛盾的，例如，T4和T5就存在着竞争的关系。 T4的作用是响应QN的高电平电压，将PN拉到低电平位置；而T5的作用则为响应PN的高电平电压，将QN拉到低电平位置。那么，在预充电的起始时刻，PN 的高电平电压就会抑制QN的上拉。同样地，在低电平维持阶段的起始时刻，QN 的高电平电压也会抑制PN的上拉。对于常规的移位寄存器单元电路，内部节点 PN和QN之间的竞争关系容易引起电路功能的失效，这就要求要很小心地选取常规移位寄存器单元电路中的器件尺寸。

图7(a)所示为根据申请一个实施例的三维集成的栅极驱动电路中的移位寄存器单元架构示意图。图7(b)所示为图7(a)所示架构的工作时序图。根据一个实施例，该移位寄存器单元可以包括置位晶体管Tst，复位晶体管Trst，第一反相器Inv1，和驱动晶体管Td。

如图7(b)所示意的，GN-1,GN和GN+1分别是第N-1级，第N级(本级寄存器)和第N+1级移位寄存器单元的输出，CLK1是移位寄存器电路正常工作所需要的时钟信号，QN是移位寄存器电路的内部节点，VSS是各级移位寄存器共同的低电平电压信号。对应于显示阵列，各行移位寄存器的输出信号GN-1,GN和 GN+1的扫描脉冲持续时间均为Tp，CLK1的高电平脉冲宽度时间也为Tp，内部节点QN的低电平脉冲宽度则为2×Tp。(图中的p1＝p2＝Tp)

根据一个实施例，置位晶体管Tst可以是N型TFT，其第一极可以耦合到第一反相器INV 1的输出端，其第二极可以配置为接收低电位VSS，其控制极可以配置为接收前一级的移位寄存器单元的输出GN-1。

根据一个实施例，复位晶体管Trst可以是N型TFT，其第一极可以耦合到第一反相器INV 1的输入端以及本级移位寄存器单元输出GN，其第二极可以配置为接收低电位VSS，其控制极可以配置为接收后一级的移位寄存器单元的输出 GN+1。

根据一个实施例，驱动晶体管Td可以为P型晶体管，其控制极可以耦合到第一反相器Inv1的输出端和置位晶体管Tst的第一极，驱动晶体管Td的第一极(漏极)可以耦合到本级电路的输出端GN，其第二极(源极)配置为接收第一时钟信号CLK1。

根据一个实施例，当前一级移位寄存器单元输出信号GN-1的高电平脉冲到来时，内部节点QN的电位即驱动晶体管Td控制极的电位被拉低，此时驱动晶体管Td导通，当CLK1为高电平的时候，驱动晶体管Td对本级移位寄存器单元输出GN的电位起到上拉作用。在下一级移位寄存器单元输出信号GN+1的高电平脉冲到来时，复位管Trst被打开，输出端子GN的电位被拉到低电平。

在本实施例中，第一反相器Inv1的作用在于，当GN点的电位为高电平的时候(图7(b)的P2阶段)，维持内部节点QN的电位于低电平状态。而当输出GN点的电位被拉低的时候(图7(b)的P3阶段)，上拉内部节点QN的电位，在时钟信号CLK1高电平到来之前将驱动晶体管Td关断。如图7(a)和(b)所示意的，在P1阶段，移位寄存器电路的内部节点QN通过晶体管Tst被下拉到低电平，而在P2阶段，内部节点QN则通过反相器Inv1被下拉到低电平。由于这两种下拉路径的驱动能力的差异，内部节点QN在P1和P2阶段的低电平值将存在一定的差异，如图7(b)中所示

图8(a)所示为根据本申请另一个实施例的三维集成栅极驱动电路中的移位寄存器单元架构示意图。图8(b)为图8(a)所示架构的工作时序图。

如图8(b)所示意的，GN-1,GN和GN+1分别是第N-1级，第N级(本级寄存器)和第N+1级移位寄存器单元的输出，CLK1是移位寄存器电路正常工作所需要的时钟信号，QN是移位寄存器电路的内部节点，VSS是各级移位寄存器共同的低电平电压信号。对应于显示阵列，各行移位寄存器的输出信号GN-1,GN和GN+1的扫描脉冲持续时间均为Tp，CLK1的高电平脉冲宽度时间也为Tp，内部节点QN的低电平脉冲宽度则为2×Tp。(图中的p1＝p2＝Tp)

根据一个实施例，该移位寄存器单元电路可以包括置位晶体管Tst，复位晶体管Trst，第一反相器Inv1，第二反相器Inv2。

根据一个实施例，置位晶体管Tst可以是N型TFT，其第一极可以耦合到第一反相器INV 1的输出端以及第二反相器INV 2的输入端，其第二极可以配置为接收低电位VSS，其控制极可以配置为接收前一级的移位寄存器单元的输出GN- 1。

根据一个实施例，复位晶体管Trst可以是N型TFT，其第一极可以耦合到第二反相器INV2的输出端、本级移位寄存器单元的输出端GN以及第一反相器 INV1的输入端，其第二极可以配置为接收低电位VSS，其控制极可以配置为接收后一级的移位寄存器单元的输出GN+1。

根据一个实施例，第一反相器INV 1的输出端耦合到第二反相器INV 2的输入端；第二反相器INV 2的输出端耦合到第一反相器INV 1的输入端。第一反相器INV 1的第一控制端配置为接收高电位VDD，第二反相器INV2的第一控制端配置为接收时钟信号CLK 1，两个反相器的第二控制端都配置为接收低电位VSS。

根据一个实施例，当前一级移位寄存器单元输出信号GN-1的高电平脉冲到来时，内部节点QN的电位(即第二反相器INV2输入端电位)被拉低，此时第二反相器Inv2对本级移位寄存器单元输出GN的电位起到上拉作用。由于第二反相器Inv2的高压端子或者说第一控制端配置为接收时钟信号CLK1，于是当 CLK1跳变为高电平时，输出端子GN的电位被拉到高电平。在下一级移位寄存器单元输出信号GN+1的高电平脉冲到来时，复位管Trst被打开，本级移位寄存器单元输出端子GN的电位被拉到低电平电压。

在本实施例中，第二反相器Inv2的作用在于，当GN点的电位为高电平的时候，维持内部节点QN的电位始终处于低电平。而当输出GN点的电位被拉低的时候，加速内部节点QN的上拉过程，在时钟信号CLK1高电平到来之前将第二反相器Inv2的上拉晶体管关断。

图9所示为根据本申请一个实施例的三维集成移位寄存器单元电路图,是图 7(a)所示的架构的一个具体实施例。

根据一个实施例，输入晶体管T1(P型)的第二极配置为接收高电平VDD，第一极耦合到驱动晶体管T2(P型)(相当于是图7中的Td)的控制极，其控制极耦合到驱动晶体管T2的第一极(漏极)。第一反相器可以包括开关晶体管 T4和输入晶体管T1。第一反相器的输入端即本级移位寄存器单元的输出端GN 和晶体管T4和晶体管T1的控制极，输出端即为节点QN、驱动晶体管T2的控制极和输入晶体管的第一极。

根据一个实施例，驱动晶体管T2的第二极(源极)配置为接收时钟信号CLK，其第一极耦合到本级移位寄存器单元输出端GN。

根据一个实施例，开关晶体管T3的第一极耦合到驱动晶体管T2的控制极，其第二极配置为接收低电平VSS，其控制极耦合到上一级的移位寄存器单元的输出端GN-1。

根据一个实施例，开关晶体管T4的第一极耦合到驱动晶体管T2的控制极，其第二极配置为接收低电平VSS，其控制极耦合到本级移位寄存器单元的输出端 GN。

根据一个实施例，开关晶体管T5的第一极耦合到驱动晶体管T2的第二极，其第二极配置为接收低电平VSS，控制极耦合到下一级的移位寄存器单元的输出端GN+1。

根据一个实施例，驱动晶体管T2和输入晶体管T1可以都为P型TFT例如 LTPS TFT，这样可以达到更强的驱动能力。开关晶体管T3、T4、T5都可采用N 型TFT，例如IGZO TFT。

在现有技术中，对于仅使用N型TFT(如IGZO TFT或者a-Si TFT)搭建的栅极驱动电路来说，要想追求较强的驱动能力，只能通过电压自举，让驱动晶体管的栅极电位跟随输出电位的增加而上升。作为P型TFT的代表，LTPS TFT 的迁移率是IGZO TFT的10倍，是a-SiTFT的300倍。因此，当采用LTPS TFT 作为栅极驱动电路中移位寄存器单元的驱动晶体管时，就没有必要再采用电压自举来提高驱动能力了。这样就避免了自举所带来的噪声。

这里驱动晶体管T2的打开是通过GN-1控制的T3实现的。当CLK从低压变为高压时，导通的T2将CLK的高电平脉冲传输到GN端子。由于GN输出高电平脉冲，T1被关断。当GN+1变成高电平之后，GN被下拉到低电平；同时T1被打开，T3和T4截止，驱动晶体管T2的栅极保持着高电平电位。

根据图7b所示的时序图，GN-1的高电平脉冲超前于CLK的高电平脉冲；换言之，CLK1的高电平脉冲到来之前，T2的栅极电位通过T3被拉低，于是T2 被打开。当CLK 1的高电平到来时，通过打开着的T2，该高电平脉冲传递到GN 节点上。

T2在预充电阶段(p1)以及输出高电平脉冲(p2)这两个阶段，需要保持着打开的状态。因此，T3和T4分别在P1和P2阶段都要导通才能将T2的栅极拉到低电平电位，使得T2在P1和P2阶段保持为开启。

而T5的作用是响应GN+1的高电平脉冲信号，将输出GN节点拉到低电平电压。由于GN处电位为低电平，T1被打开，于是VDD被传送到T2的栅极，T2断开，这就进入到低电平维持阶段：T2的栅极电压维持为高电平电压VDD，输出节点GN维持在低电平。

图10所示为根据本申请另一实施例的三维集成的移位寄存器单元电路示意图，是图7(a)的另一个具体实例。

根据一个实施例，输入晶体管T1a(P型)的第二极(源极)配置为接收高电平VDD，第一极耦合到输入晶体管T1b(P型)的第二极，其控制极耦合到驱动晶体管T2(P型)的第一极(漏极)。

根据一个实施例，输入晶体管T1b(P型)的第一极耦合到驱动晶体管T2 的控制极，其控制极耦合到输入晶体管T1a的控制极。

根据一个实施例，驱动晶体管T2(相当于图7a中Td)的第二极(源极) 配置为接收时钟信号CLK1，其第一极耦合到本级移位寄存器单元输出端GN。

根据一个实施例，开关晶体管T3(N型)(相当于图7a中Tst)的第一极耦合到驱动晶体管T2的控制极，其第二极配置为接收低电平VSS，其控制极耦合到上一级的移位寄存器单元的输出端GN-1。

根据一个实施例，开关晶体管T6(N型)的第一极耦合到输入晶体管T1a 的第一极和输入晶体管T1b的第二极，其第二极配置为接收低电平VSS，其控制极耦合到上一级的移位寄存器单元的输出端GN-1。

根据一个实施例，开关晶体管T4(N型)的第一极耦合到驱动晶体管T2的控制极，其第二极配置为接收低电平VSS，其控制极耦合到本级移位寄存器单元的输出端GN。

根据一个实施例，开关晶体管T5(N型)(相当于图7a中Trst)的第一极耦合到驱动晶体管T2的第一极，其第二极配置为接收低电平VSS，控制极耦合到下一级移位寄存器单元的输出端GN+1。

根据一个实施例，驱动晶体管T2和输入晶体管T1a,T1b可以都为P型TFT 例如LTPSTFT，这样可以达到更强的驱动能力。开关晶体管T3、T4、T5、T6 都可采用N型TFT，例如IGZOTFT。

在本实施例中，T4、T1a和T1b晶体管构成第一CMOS反相器结构。当GN 为高电平时，第一反相器输出低电平，也就是晶体管T4导通，晶体管T2的控制极被下拉到低电平，从而驱动晶体管T2维持在导通状态，输出端口GN仍处在高电平。

这里值得指出的是，PMOS晶体管在传输高电平时，其栅极或控制极维持在低电平即可，并没有电压损失的问题。而NMOS晶体管在传输高电平的时候，由于充电速度随着输出电压增加而逐渐降低，如果采用单一的NMOS逻辑，则存在着阈值电压损失、驱动速度慢等问题。因此在本申请中的驱动晶体管采用PMOS 可以很好的解决以前采用单一的NMOS晶体管组建移位寄存器单元的栅极驱动电路的上述问题。

当GN为低电平的时候，由于T1a和T1b是开启状态，第一反相器输出为高电平电压，则晶体管T2保持着关断。

相较于图9中的移位寄存器单元电路实施例，这里的不同之处在于新增加了堆叠输入结构，即T1a,T1b和T6构成了新的反相器上拉结构。这种堆叠输入结构有利于减缓GN-1的高电平脉冲输入阶段的竞争冒险问题。对应于T6的导通(GN-1为高电平脉冲)，T1a和T1b并联放电。从而，T2的栅极被拉低到低电平，这为输出端GN的高电平脉冲的产生做好了准备。晶体管T3和T6分别耦合到T1b的第一极和第二极进行下拉，这增强了输入编程能力。

通过采用本实施例中的堆叠上拉结构，当GN-1为高电平时，串联着的T1a 和T1b的中间节点通过T6被拉到低电平。于是T1b可以在输入节点较好地关断， QN点被满幅度地拉到低电平。而且当电路进入低电平维持阶段时，GN-1为低电平，T6被关断，T1a以及T1b保持着开启的状态，T2的控制极电位保持为高电平。由于该堆叠上拉结构由两个串联着的P型LTPS TFT(T1a和T1b)构成，LTPS TFT对其关态时的泄漏电流的抑制能力较强，且驱动能力强于IGZO TFT，因此 QN节点的电压不容易在低电平维持阶段被拉低。因此，该堆叠上拉结构能够在低泄漏电流以及强的驱动能力之间取得平衡。

图11所示为根据本申请一个实施例的三维集成移位寄存器单元电路示意图，是图7(a)的另一个实例。

根据一个实施例，输入晶体管T1a(P型)的第二极配置为接收高电平VDD，第一极耦合到输入晶体管T1b的第二极，其控制极耦合到驱动晶体管T2(相当于 Td)的第一极。这里，晶体管T1a,T1b,T4,T6’构成了第一反相器。

根据一个实施例，输入晶体管T1b(P型)的第一极耦合到驱动晶体管T2 的控制极，其控制极耦合到输入晶体管T1a的控制极。

根据一个实施例，驱动晶体管T2(P型)(相当于Td)的第二极配置为接收时钟信号CLK1，其第一极耦合到本级移位寄存器单元输出端GN。

根据一个实施例，开关晶体管T3(N型)(相当于Tst)的第一极耦合到驱动晶体管T2的控制极，其第二极配置为接收低电平VSS，其控制极耦合到上一级移位寄存器单元的输出端GN-1。

根据一个实施例，开关晶体管T6’(N型)的第一极耦合到输入晶体管T1a 的第一极和输入晶体管T1b的第二极，其第二极配置为接收低电平VSS，其控制极耦合到本级移位寄存器单元的输出端GN。

根据一个实施例，开关晶体管T4(N型)的第一极耦合到驱动晶体管T2的控制极，其第二极配置为接收低电平VSS，其控制极耦合到本级移位寄存器单元的输出端GN。

根据一个实施例，开关晶体管T5(N型)(相当于Trst)的第一极耦合到驱动晶体管T2的第一极，其第二极配置为接收低电平VSS，控制极耦合到下一级移位寄存器单元的输出端GN+1。

根据一个实施例，驱动晶体管T2和输入晶体管T1a,T1b可以都为P型TFT 例如LTPSTFT，这样可以达到更强的驱动能力。开关晶体管T3、T4、T5、T6’都可采用N型TFT，例如IGZOTFT。

在本实施例的移位寄存器单元电路中，与图10中电路的不同之处在于，反馈下拉的晶体管为T4和T6’。这有利于在输出高电平阶段稳定驱动晶体管T2 的栅极电位。由于T4和T6’的分别耦合到T1b的第一极和第二极进行下拉，可以更好地避免本级移位寄存器单元输出GN为高电平的时候，晶体管T1a、T1b 和T4之间的电压竞争关系。

本电路的堆叠输入结构中，T1a以及T1b的中间节点通过T6’被下拉到低电平，而T6’的栅极/控制极被耦合到GN。该实施例中，虽然在预充电阶段， QN点不能满幅度地被拉到低电平电压；但是，在GN开始上升时，QN点通过T4 被下拉到低电平VSS，同时T6’的开启使得T1b被较好地关断。因此总的来说，在GN的高电平脉冲产生阶段，QN点能够满幅度地被下拉到低电平电压VSS，这就保持了晶体管T2较强的驱动能力。

图12(a)所示为根据本申请又一实施例的三维集成的移位寄存器单元电路示意图，是图7(a)中架构的一个实施例，但施加的信号与图7(b)有所不同。图 12(b)是本实施例中移位寄存器单元电路的示例性工作时序图。

在本实施例中，第一反相器inv1(由晶体管T1a，T1b，T4和T6”构成) 的输入端子，即晶体管T1a，T1b，T4和T6”的栅极(这4个晶体管的栅极如图12(a)所示的连接到一起)，配置为连接到移位寄存器电路的输出GN端子；第一反相器inv1的控制端，即晶体管T1a的源极(第二极)，接收的不是恒定的高电平VDD，而是时钟信号CLK3。对于图7(a)所示的移位寄存器单元电路结构，由于反相器inv1的控制端子配置为接收高电平VDD，虽然GN-1为高电平时，应该将QN下拉到低电平电压；但是，与此同时GN为低电平，在反相器Inv1的上拉通路的作用，QN并不能完全地拉低，这就存在直流通路，也存在QN逻辑不确定的竞争冒险关系。由于CLK3和CLK1以及GN-1信号之间存在有效电平脉冲的错开，可以较有效地避免图7(a)所示的移位寄存器结构的竞争冒险、直流功耗等。

在基本的移位寄存器单元电路结构(如图9)中，在预充电阶段，T1的上拉过程以及T3的下拉过程之间存在着竞争风险。在本实施例中，让反相器INV1 的控制端耦合到时钟信号CLK3，而不是恒定电位VDD。通过时钟信号的合理选取，例如选定非交叠时钟CLK1和CLK3的占空比均为25％或者小于25％，且CLK3 的有效电平阶段与GN-1,GN,GN+1有效电平阶段(例如在本实施例中，由于OLED 像素电路的寻址晶体管TS1为N型器件，有效电平为高电平)之间相互不交叠；则当GN-1为高电平脉冲时，CLK3为低电平电压。于是预充电阶段时，上拉结构中T1a和T1b均能完全地关断，这就能够进一步地降低直流功耗，使得预充电阶段QN点的电压满幅度地下拉到VSS。

图13所示为根据本申请一个实施例的三维集成移位寄存器单元电路示意图，是图8a中架构的一个实例。第一反相器INV1包括T1(P型)和T4(N型)；第二反相器INV2包括T2(P型)和T5(N型)。

由于驱动晶体管T2采用了P型场效应晶体管，就很好地避免了NMOS传递高电平时存在的电压损失问题。GN-1控制的输入晶体管T3所传递的是低电平，将驱动晶体管T2打开，并且传递高电平到GN端子。

图13所示的电路内部重要节点是QN点。当输出GN处在高电平时，QN点为低电平电压；当输出GN维持着低电平电压时，QN点保持着高电平电压。于是通过T4和T5的交叉耦合结构就能很好地满足这个要求：当输出GN为高电平脉冲时，T4被打开，于是QN点电位被拉低；而当输出GN为低电平维持阶段时，T5 被打开，于是GN被维持在低电平维持。由于P型的驱动晶体管T2与N型器件 T5构成了第一反相器；P型晶体管T1和N型晶体管T4构成了第二反相器。这两个交叉耦合的反相器逻辑，其触发的过程是由于GN-1控制着的T3晶体管。当GN-1为低电平时，这两个交叉耦合的反相器依靠着正反馈逻辑维持着原电位状态。而当GN-1变为高电平时，第一反相器的状态发生翻转，从而也带动了第二反相器的状态翻转，实现了GN的高电平输出。

图14所示为根据本申请另一实施例的三维集成移位寄存器单元电路示意图，是图8(a)架构的一个实例。

根据一个实施例，输入晶体管T1a(P型)的第二极配置为接收高电平VDD，第一极耦合到输入晶体管T1b(P型)的第二极，其控制极耦合到驱动晶体管T2 的第一极。

根据一个实施例，输入晶体管T1b(P型)的第一极耦合到驱动晶体管T2 的控制极，其控制极耦合到输入晶体管T1a的控制极。

根据一个实施例，驱动晶体管T2(P型)的第二极配置为接收时钟信号CLK1，其第一极耦合到本级移位寄存器单元输出端GN。

根据一个实施例，开关晶体管T3(N型)的第一极耦合到驱动晶体管T2的控制极，其第二极配置为接收低电平VSS，其控制极耦合到上一级移位寄存器单元的输出端GN-1。

根据一个实施例，开关晶体管T6’(N型)的第一极耦合到输入晶体管T1a 的第一极和输入晶体管T1b的第二极，其第二极配置为接收低电平VSS，其控制极耦合到本级移位寄存器单元的输出端GN。

根据一个实施例，开关晶体管T4(N型)的第一极耦合到驱动晶体管T2的控制极，其第二极配置为接收低电平VSS，其控制极耦合到本级移位寄存器单元的输出端GN。

根据一个实施例，开关晶体管T5(N型)的第一极耦合到驱动晶体管T2的第一极，其第二极配置为接收低电平VSS，控制极耦合到下一级移位寄存器单元的输出端GN+1。

根据一个实施例，开关晶体管T7(N型)的第一极耦合到本级移位寄存器单元输出端GN，第二极耦合到低电位，控制极耦合到驱动晶体管T2的控制极。

根据一个实施例，驱动晶体管T2和输入晶体管T1a,T1b可以都为P型TFT 例如LTPSTFT，这样可以达到更强的驱动能力。开关晶体管T3、T4、T5、T6’、 T7都可采用N型TFT，例如IGZO TFT。

在本实施例中，晶体管T3和T4作为预充电部分，T2作为驱动晶体管，T5 作为下拉晶体管，T1a和T1b作为时钟馈通抑制器件。T7是反馈结构，用来维持输出端GN的低电平。对于移位寄存器单元电路来说，大部分时间内，输出端 GN应该维持在低电平。而在本实施例的电路中，当驱动晶体管T2的栅极/控制极维持在高电平，由T7构成的反馈结构，能够很好地兼顾T2的关断以及T7的导通下拉。

在本实施例中，这个电路存在着两个串联着的反相器：第一个反相器INV1 是T1a，T1b，T4和T6’构成，其作用是当GN为低电平时，将T2的栅极/控制极置为高电平，反之当GN为高电平时，将T2的栅极/控制极置为低电平。第二个反相器INV2是T2和T7构成，当T2的栅极/控制极为高电平时，输出为低电平；而当T2的栅极/控制极为低电平时，输出为高电平。

在脉冲输出阶段，QN为低电平电压，T7保持着断开状态；于是所增加的T7 并不会使得输出GN的脉冲损失。在低电平维持阶段，QN为高电平电压，T7则保持着打开，于是输出GN维持为低电平电位。

值得注意的是，本实施例中增加的器件T7能够较好地将移位寄存器电路的输出节点维持于低电平。图9、图10、图11以及图12(a)图13所示的移位寄存器单元电路，均能够对时钟信号CLK1所造成的电压馈通效应实现良好的抑制。另一方面，包括如上移位寄存器单元阵列的栅极驱动电路的输出节点电位还可能受到显示阵列中数据驱动线上的电压跳变的影响。以AMOLED像素阵列为例，与栅极扫描线垂直的方向上，有数量较多的数据驱动线，且这些数据线上的电压以较高的频率跳变。为了抑制显示阵列的可能干扰，栅极扫描线应该有较强的低电平维持能力。而在本实施例中如图14所示新增加的晶体管T7就使得本实施例的移位寄存器单元电路具备较强的低电平维持能力的能力。

图15所示为根据本申请一个实施例的三维集成TFT器件的转移特性曲线，即两种类型TFT的Ids随着VGS变化的情况。由图可见，当VGS取值较负时，P 型的LTPS TFT器件处于导通状态，其对应的Ids的值较大；当VGS取值较正时， N型的IGZO TFT器件处于导通状态，其对应的Ids的值较大。这里所示意的LTPS TFT以及IGZO TFT均取L＝4um，W＝4um。可见P型LTPS TFT的导通电流约为N 型IGZO TFT导通电流的10倍，因此要得到等同的驱动能力，在相等的驱动电压作用下，LTPS TFT的器件尺寸约为IGZO TFT的1/10。在相等的W/L以及驱动电压情况下，LTPS TFT的驱动电流是IGZO TFT驱动电流的10倍以上。

图16所示为根据本申请一个实施例的图14所示的三维集成移位寄存器单元电路的瞬态响应示意图。

在包含连续多级的移位寄存器单元的栅极驱动电路中，随着多个时钟信号的激励，栅极驱动电路多级输出信号的逻辑正确。对应于GN级输出来说，其中阶段(1)和(4)是低电平维持阶段，QN节点维持在高电平，本级栅极电路移位寄存器单元输出端GN维持在低电平。在(2)和(3)阶段，QN节点都处在低电平，输出端GN经历了从低电平到高电平的脉冲产生过程；其中(2)是预充电阶段，(3)是扫描持续阶段。

(1)初始阶段

GN-1,GN,GN+1等信号均为低电平，因此T1a和T1b被打开，VDD的高电平被传送到晶体管T2的栅极节点QN上。于是驱动晶体管T2保持断开。而且晶体管T7导通，输出GN维持于低电平电位。其余的晶体管均处于断开状态。

(2)预充电阶段

GN-1为高电平电压，CLK1以及GN+1为低电平电压。因此T3被打开，虽然 T1a和T1b仍然处于导通状态，但是T3的尺寸选取较大、其导通能力较强，Q 点仍然被拉到较低的电位。因此，在CLK1变成为高电平电压之前，Q点已经预备好为低压，这就为后一阶段T2的开启做好了准备。

(3)脉冲产生阶段

CLK1变成为高电平电压，且GN-1变为低电平。于是T2导通，CLK1的高电平被传送到GN节点。由于GN变成为高电平，T4和T6’被打开，上拉结构T1a 和T1b的漏极电压被拉低。于是QN点电位被满幅度地拉到低电平VSS。T2在脉冲产生阶段保持着导通状态，其源极-栅极电压保持为VGH-VSS。因此GN的电压能够较快地被上拉到VGH。

(4)低电平维持阶段

CLK1变成为低电平电压，由于QN点电压需要一定的时间才能恢复到VDD， T2的关闭需要一定的时间。在T2尚未完全关闭时，GN通过T2被部分地下拉。 Q点电位恢复到VDD之后，T2关闭，后半段GN通过T5被下拉到VSS。

之后较长的低电平维持阶段中，GN-1,GN+1等信号均为低电平电压，于是 GN被维持到低电平电压，QN点被维持在高电平电压，栅极驱动单元电路各个器件的工作状态与初始阶段基本相同，这里就不再赘述。

本申请立足于LTPS TFT和IGZO TFT组合工艺从而形成CMOS反相器，解决了以往只能用N型TFT构成的栅极驱动电路中在驱动晶体管上造成的高电平损失，以及内部的上拉和下拉通路的竞争问题。同时，通过利用单一反相器和双反相器的两种架构提供了多种更好的解决上述问题的实施例。

本申请还提出了一种显示设备，图17为依据本申请实施例的显示设备的架构示意图。其中栅极驱动电路包括了前述任一移位寄存器单元电路组成的移位寄存器阵列。

显示设备1700包括像素阵列1710、数据驱动电路1720以及栅极驱动电路 1730。具体而言，像素阵列1710包括排列成行和/或列的像素装置；数据驱动电路1720包括多条数据线，并通过该多条数据线来向像素阵列1710提供数据电压信息D；栅极驱动电路1730用于经由多条扫描线向像素阵列1710提供开关信号O<n>。基于上述配置，栅极驱动电路1730可以依次打开像素阵列1710的至少一行/列，以使得像素阵列1710能够读取数据驱动电路1720所输出的数据信号。

本申请提供了一种三维集成电路，包括位于共同的衬底上的第一晶体管，第二晶体管，第一电容和第二电容；其中所述第一和第二晶体管采用不同的工艺制成，所述第二晶体管的第一电极和第二电极与所述第一晶体管的控制电极同属第一金属层；其中所述第一电容的下极板与所述第一晶体管的第一电极和第二电极同属第二金属层，所述第一电容的上极板包括所述第二晶体管第一电极和第二电极，所述第一晶体管的栅氧化物层与所述第一电容的介质层同属第一介质层；其中所述第二电容的下极板包括所述第一晶体管控制电极，所述第二电容的上极板与所述第二晶体管的控制电极同属于第三金属层，所述第二晶体管的栅氧化物层与所述第二电容的介质层同属第二介质层。

特别的，所述第一晶体管为LTPS TFT，其有源层包括多晶硅。

特别的，所述第二晶体管为IGZO TFT，其有源层包括金属氧化物半导体。

特别的，所述第一晶体管和和或所述第二晶体管的第一电极和第二电极与自身控制电极所采用的金属材料不同。

本申请还提供了一种三维集成电路的制造方法，包括在衬底上形成第一金属层，并对所述第一金属层图形化，以形成第一晶体管的第一电极和第二电极，和第一电容的下极板；在所述衬底和所述第一金属层上形成第一有源层，并对其进行图形化，在所述第一晶体管的第一电极和第二电极之间以及二者上方形成所述第一晶体管的有源区；在所述衬底、所述第一有源层和所述第一电容的下极板上形成第一介质层；在所述第一介质层上形成第二金属层，并对其进行图形化，在所述第一晶体管的第一电极和第二电极之间的第一介质层上方形成所述第一晶体管的控制电极，以及在所述第一电容的上方形成所述第二晶体管的第一电极和第二电极；在所述第二金属层和所述第一介质层上形成第二有源层，并对其进行图形化，在所述第二晶体管第一电极和第二电极之间以及二至上方形成所述第二晶体管的有源区，其中所述第二有源层与所述第一有源层的材料不同；在所述第一晶体管的控制电极上，以及在所述第一介质层和所述第二晶体管的有源区上形成第二介质层；在所述第二介质层上形成第三金属层，并对其进行图形化，在所述第一晶体管的控制电极上方形成第二电容的上极板，并且在所述第二晶体管第一电极和第二电极之间的第二介质层上方形成所述第二晶体管的控制电极。

特别的，所述第一有源层为LTPS。

特别的，所述第二有源层为IGZO。

特别的，所述第一晶体管和/或所述第二晶体管的第一电极和第二电极与自身控制电极所采用的金属材料不同。

本申请还提供了一种显示器，包括，像素阵列，以及栅极和源极驱动电路，其中所述像素阵列中的像素单元电路以及所述栅极和源极电路包括如前任一所述的三维集成电路。

本申请还提供了一种光探测器，包括探测阵列以及控制电路，其中所述探测阵列中的像素单元电路以及所述驱动电路包括如前任一所述的三维集成电路。

本申请还提供了一种存储器，包括存储阵列以及控制电路，其中所述存储阵列中的存储单元电路以及所述控制电路包括如前任一所述的三维集成电路。

上述实施例仅供说明本申请之用，而并非是对本申请的限制，有关技术领域的普通技术人员，在不脱离本申请范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也应属于本申请公开的范畴。