具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图1为本发明实施例提供的一种阵列基板的结构示意图，图2为图1中S1区域的放大结构示意图，图3为沿图2中AA’方向的剖面结构示意图，参考图1、图2和图3，阵列基板包括显示区101和边框区104，边框区104位于显示区101的外围，边框区104包括布线区102。阵列基板包括衬底10、多条信号线21、多条连接线22、第一换线层231和至少一条保护线30。多条信号线21至少部分位于显示区101，多条信号线21沿第一方向延伸并沿第二方向排列。信号线21可以由显示区101延伸至边框区104。第一方向与第二方向交叉，在一实施方式中，第一方向与第二方向可以相互垂直。在另一实施方式中，第一方向与第二方向可以不垂直，并呈大于0°且小于90°的夹角。多条连接线22至少部分位于布线区102，连接线22可以由布线区102内延伸至边框区104内布线区102外的区域。多条连接线22包括第一连接线221，多条连接线22中的至少一条为第一连接线221。第一连接线221位于信号线21远离衬底10一侧。信号线21所在金属膜层位于第一连接线221所在金属膜层与衬底10之间。第一换线层231位于显示区101与布线区102之间。第一换线层231位于信号线21以及连接线22远离衬底10一侧。第一连接线221所在金属膜层位于第一换线层231所在膜层与衬底10之间。第一换线层231通过第一过孔241与信号线21电连接，第一换线层231通过第二过孔242与第一连接线221电连接。沿第一方向，至少一条保护线30位于布线区102与显示区101之间。保护线30与第一换线层231同层，保护线30可以与第一换线层231采用同种材料并在同一工艺中形成。施加到信号线21上的电压值为第一电压，施加到保护线30上的电压值为第二电压，第一电压大于或者等于第二电压。需要说明的是，施加到信号线21的第一电压可以包括施加到信号线21的有效电平以及非有效电平，第二电压小于或者等于施加到信号线21的有效电平，第二电压小于或者等于施加到信号线21的非有效电平。

本发明实施例提供一种阵列基板，第一换线层231通过第一过孔241与信号线21电连接，第一换线层231通过第二过孔242与第一连接线221电连接，从而第一换线层231将第一连接线221换线电连接到信号线21。本发明实施例通过设置与第一换线层231同层的保护线30，将至少一条保护线30设置于布线区102与显示区101之间，并在保护线30上施加与信号线21相同的电压，或者，在保护线30上施加比信号线21更低的电压，从而在液晶显示面板的工作过程中，优先在保护线30上发生电化学反应，减弱了第一换线层231上发生的电化学反应，减小了第一换线层231被腐蚀造成的断路风险。

示例性地，参考图2和图3，多条连接线22还包括第二连接线222，第二连接线222与信号线21同层。第一连接线221与第二连接线222异层，从而单个膜层内设置的第一连接线221占据的边框较小，单个膜层内设置的第二连接线222占据的边框较小，实现了阵列基板的窄边框。由于第一连接线221与信号线21位于不同的金属膜层中，需要设置第一换线层231实现第一连接线221与信号线21的电连接。第一换线层231可以包括金属氧化物，在显示面板的工作过程中，信号线21上存在低电平信号(例如-10V～-7V)。例如，第一换线层231包括金属氧化物，金属氧化物包括氧化铟锡，低电平的第一换线层231上的三价铟被还原成单质铟，从而第一换线层231容易被腐蚀，存在短路风险。本发明实施例提供阵列基板中存在保护线30，具有更低电压的保护线30比第一换线层231更容易发生腐蚀，将腐蚀位置由第一换线层231转移到保护线30，减弱了第一换线层231上发生的电化学反应。

示例性地，参考图2和图3，信号线21可以为扫描线，用于提供扫描控制信号。还需要说明的是，信号线21的驱动电路可以采用单独的驱动芯片，或者将栅极驱动电路集成于阵列基板中。如图1所示，可以在显示区101的相对两侧均设置布线区102，实现信号线21的双边驱动。在其他实施方式中，还可以仅在显示区101的一侧设置布线区102，实现信号线21的单边驱动。

图4为本发明实施例提供的另一种阵列基板的结构示意图，图5为沿图4中BB’方向的剖面结构示意图，参考图4和图5，阵列基板还包括第一公共电极线41。沿第一方向，第一公共电极线41位于第一换线层231与显示区101之间。

示例性地，参考图4和图5，第一公共电极线41与第一连接线221同层，显示换线层33与第一换线层231同层，第一公共电极线41通过第八过孔248与显示换线层33电连接。显示换线层33用于连接第一公共电极线41与显示区101中的膜层，例如，显示区101中的公共电极层通过显示换线层33与第一公共电极线41电连接。在一实施方式中，显示区101中的公共电极层可以与显示换线层33同层电连接。在另一实施方式中，显示区101中的公共电极层可以与显示换线层33异层电连接。

基于上述实施例，可继续参考图4和图5，至少一条保护线30包括第一保护线31。沿第一方向，第一保护线31位于第一换线层231与第一公共电极线41之间。本发明实施例中，第一保护线31位于第一换线层231与第一公共电极线41之间，第一保护线31与第一公共电极线41之间的距离小于第一换线层231与第一公共电极线41之间的距离，相比于第一换线层231而言，第一保护线31与第一公共电极线41之间更容易形成电解池。其中，第一保护线31与第一公共电极线41之间的距离，指的是，沿第一方向，第一保护线31临近第一公共电极线41一侧与第一公共电极线41临近第一保护线31一侧之间的垂直距离。第一换线层231与第一公共电极线41之间的距离，指的是，第一换线层231临近第一公共电极线41一侧与第一公共电极线41临近第一换线层231一侧之间的垂直距离。本发明各实施例中的两个器件之间的距离可以为该两个器件临近一侧边缘之间的垂直距离。第一公共电极线41作为电解池的阳极，第一保护线31作为电解池的阴极，优先在第一保护线31上发生电化学反应，减弱了第一换线层231上发生的电化学反应，减小了第一换线层231被腐蚀造成的断路风险。

图6为本发明实施例提供的另一种阵列基板的结构示意图，图7为沿图6中CC’方向的剖面结构示意图，参考图6和图7，至少一条保护线30还包括第二保护线32。阵列基板包括两条保护线30，分别为第一保护线31和第二保护线32。沿第一方向，第二保护线32位于第一换线层231与布线区102之间。本发明实施例中，阵列基板包括第一保护线31和第二保护线32，第一保护线31与第一公共电极线41之间形成电解池，第二保护线32上的电压小于或者等于第一换线层231上的电压，具有更低电压的保护线30比第一换线层231更容易发生腐蚀，第二保护线32与第一公共电极线41之间形成电解池，优先在第一保护线31和第二保护线32上发生电化学反应，从而将腐蚀位置由第一换线层231转移到第一保护线31与第二保护线32，减弱了第一换线层231上发生的电化学反应。沿第一方向，第一换线层231位于第一保护线31与第二保护线32之间，第一保护线31和第二保护线32将第一换线层231围绕起来，进一步地减弱了第一换线层231上发生的电化学反应。

可选地，参考图6，沿第一方向，第一保护线31的宽度为D1，第二保护线32的宽度为D2。D1大于D2。本发明实施例中，沿第一方向，第一保护线31与第一公共电极线41之间的距离小于第二保护线32与第一公共电极线41之间的距离，第一保护线31比第二保护线32更容易腐蚀，第一保护线31的腐蚀程度大于第二保护线32的腐蚀程度，为了使第一保护线31不被腐蚀断线，使第一保护线31保护第一换线层231，本发明实施例还设置第一保护线31的宽度大于第二保护线32的宽度，从而为更容易腐蚀的第一保护线31设置更大的宽度，增强第一保护线31的抗腐蚀能力。

图8为本发明实施例提供的另一种阵列基板的结构示意图，参考图8，阵列基板还包括第一公共电极线41。沿第一方向，第一公共电极线41位于第一换线层231与显示区101之间。至少一条保护线30包括第一保护线31。沿第一方向，第一保护线31位于第一公共电极线41与显示区101之间。本发明实施例中，第一保护线31位于第一换线层231远离第一公共电极线41一侧，优先在第一保护线31上发生电化学反应，从而将腐蚀位置由第一换线层231转移到第一保护线31，减弱了第一换线层231上发生的电化学反应，减小了第一换线层231被腐蚀造成的断路风险。进一步地，第一保护线31与第一公共电极线41之间的距离可以小于第一换线层231与第一公共电极线41之间的距离，从而减小第一保护线31与第一公共电极线41之间的距离，使得腐蚀更容易发生在第一保护线31上，增强第一保护线31对第一换线层231的保护能力。

可选地，参考图6和图7，阵列基板还包括至少一条辅助线25。垂直于衬底10的方向，辅助线25与保护线30交叠，辅助线25与保护线30通过第三过孔243电连接。本发明实施例中，辅助线25与保护线30交叠，并通过第三过孔243电连接，辅助线25与保护线30并联，辅助线25与保护线30并联之后的电阻小于保护线30的电阻，从而减小电信号在保护线30上的损失，使保护线30上的各个位置处均保持在低电压状态。

可选地，参考图6和图7，至少一条辅助线25包括第一辅助线251，第一辅助线251与信号线21同层。本发明实施例中，第一辅助线251与信号线21同层，第一辅助线251与信号线21可以采用同种材料并在同一工艺中形成，节省了工艺制程。第一辅助线251与保护线30交叠，并通过第三过孔243电连接，第一辅助线251与保护线30并联，第一辅助线251与保护线30并联之后的电阻小于保护线30的电阻，从而减小电信号在保护线30上的损失，使保护线30上的各个位置处均保持在低电压状态，使保护线30上的各个位置处均保持在低电压状态。

可选地，参考图6和图7，至少一条辅助线25包括第二辅助线252，第二辅助线252与第一连接线221同层。本发明实施例中，第二辅助线252与第一连接线221同层，第二辅助线252与第一连接线221可以采用同种材料并在同一工艺中形成，节省了工艺制程。第二辅助线252与保护线30交叠，并通过第三过孔243电连接，第二辅助线252与保护线30并联，第二辅助线252与保护线30并联之后的电阻小于保护线30的电阻，从而减小电信号在保护线30上的损失，使保护线30上的各个位置处均保持在低电压状态，从而减小电信号在保护线30上的损失，使保护线30上的各个位置处均保持在低电压状态。

可选地，参考图6和图7，第一换线层231和保护线30均包括金属氧化物。本发明实施例中，第一换线层231和保护线30均包括金属氧化物，在显示面板的工作过程中，低电平的保护线30上发生还原反应，将金属氧化物还原成单质。例如，金属氧化物包括氧化铟锡，低电平的保护线30上的三价铟被还原成单质铟，从而具有更低电压的保护线30比第一换线层231更容易发生腐蚀，将腐蚀位置由第一换线层231转移到第一保护线31与第二保护线32，减弱了第一换线层231上发生的电化学反应。

图9为本发明实施例提供的另一种阵列基板的结构示意图，图10为沿图9中DD’方向的剖面结构示意图，基于上述实施例，参考图9和图10，多条连接线22还包括第二连接线222，第二连接线222与信号线21同层。第二连接线222与第一连接线221异层，第二连接线222所在金属膜层位于第一连接线221所在金属膜层与衬底10之间，从而相对于单层布线而言，有利于减小布线区102的宽度，减小阵列基板的边框。第一换线层231通过第四过孔244与信号线21电连接，第一换线层231通过第五过孔245与第二连接线222电连接。由于第一连接线221与信号线21通过第一换线层231电连接，本发明实施例中，通过设置第二连接线222与信号线21还通过第一换线层231电连接，使第一连接线221和第二连接线222均通过第一换线层231电连接，使与第一连接线221以及第二连接线222电连接的信号线21具有相同的负载，从而均衡各条信号线21上的负载。在其他实施方式中，也可以将同层的第二连接线222与信号线21直接电连接。

图11为本发明实施例提供的第一静电释放电路的电路示意图，图12为沿图9中EE’方向的剖面结构示意图，可选地，参考图9、图11和图12，阵列基板还包括第一公共电极线41、静电释放线50和多个第一静电释放电路61(图9中以一个第一静电释放电路61为例进行示意)。沿第一方向，第一公共电极线41位于第一换线层231与显示区101之间。静电释放线50和多个第一静电释放电路61均位于第一公共电极线41与布线区102之间。第一静电释放电路61的第一端与信号线21电连接，具体地，第一静电释放电路61的第一端可以与信号线21延伸至边框区104的部分电连接。第一静电释放电路61的第二端与静电释放线50电连接。第一静电释放电路61可以将信号线21上的静电传导至静电释放线50，防止信号线21上的静电积累。第一静电释放电路61包括多个第一薄膜晶体管71。第一薄膜晶体管71包括栅极713、第一极711、第二极712和第二换线层232。第二换线层232通过第六过孔246与第一薄膜晶体管71的第一极711电连接，第二换线层232通过第七过孔247与第一薄膜晶体管71的栅极713电连接。第一薄膜晶体管71的第一极711与第一薄膜晶体管71的栅极713通过第二换线层232电连接。第一换线层231与第二换线层232同层，第一换线层231、第一薄膜晶体管71以及第二换线层232沿第二方向排列。本发明实施例中，每一条信号线21对应设置有一个第一静电释放电路61，第一静电释放电路61包括第二换线层232。保护线30不仅保护第一换线层231，将腐蚀位置由第一换线层231转移到保护线30，保护线30还保护第一静电释放电路61中的第二换线层232，将腐蚀位置由第二换线层232转移到保护线30，减小了第一换线层231被腐蚀造成的断路风险，以及减小了第一静电释放电路61中的第二换线层232被腐蚀造成的断路风险。另外，第一换线层231、第一薄膜晶体管71以及第二换线层232沿第二方向排列，第一换线层231、第一薄膜晶体管71以及第二换线层232沿第一方向上占据的距离发生重叠，从而减小了第一方向上边框的间距，实现了阵列基板的窄边框。

可选地，参考图11，第一静电释放电路61包括四个第一薄膜晶体管71，分别为第一子薄膜晶体管T1、第二子薄膜晶体管T2、第三子薄膜晶体管T3和第四子薄膜晶体管T4。第一子薄膜晶体管T1的栅极与第一子薄膜晶体管T1的第一极电连接，第二子薄膜晶体管T2的栅极与第二子薄膜晶体管T2的第一极电连接，第一子薄膜晶体管T1的第二极与第二子薄膜晶体管T2的第一极电连接，第一子薄膜晶体管T1的第一极与第二子薄膜晶体管T2的第二极电连接，第一子薄膜晶体管T1的第一极与静电释放线50电连接。第三子薄膜晶体管T3的栅极与第三子薄膜晶体管T3的第一极电连接，第四子薄膜晶体管T4的栅极与第四子薄膜晶体管T4的第一极电连接，第三子薄膜晶体管T3的第二极与第四子薄膜晶体管T4的第一极电连接，第三子薄膜晶体管T3的第一极与第四子薄膜晶体管T4的第二极电连接，第四子薄膜晶体管T4的栅极与信号线21电连接。第三子薄膜晶体管T3的栅极与第二子薄膜晶体管T2的栅极电连接。

图13为图1中S2区域的放大结构示意图，参考图1和图13，阵列基板还包括恒压低电位线VGL，恒压低电位线VGL位于布线区102远离显示区101一侧，恒压低电位线VGL与保护线30电连接。本发明实施例中，阵列基板还包括恒压低电位线VGL，恒压低电位线VGL与保护线30电连接，通过恒压低电位线VGL为保护线30提供第二电压。

示例性地，参考图13，恒压低电位线VGL、第一辅助线251和信号线21同层，恒压低电位线VGL、第一辅助线251和信号线21可以采用同种材料，并在同一工艺中形成，节省了工艺制程。恒压低电位线VGL和第一辅助线251同层电连接，并通过第一辅助线251和保护线30电连接，从而为保护线30提供第二电压。

图14为本发明实施例提供的另一种阵列基板的结构示意图，参考图14，阵列基板还包括台阶区103，台阶区103与布线区102分别位于显示区101的相邻两侧。示例性地，布线区102可以位于阵列基板的左、右侧边，台阶区103可以位于阵列基板的下侧边。阵列基板还包括柔性电路板FPC，柔性电路板FPC绑定于台阶区103，恒压低电位线VGL与柔性电路板FPC电连接。本发明实施例中，恒压低电位线VGL与柔性电路板FPC电连接，即，将恒压低电位线VGL从柔性电路板FPC上引出，由柔性电路板FPC上的引脚为恒压低电位线VGL提供第二电压。

图15为本发明实施例提供的另一种阵列基板的结构示意图，参考图15，阵列基板还包括台阶区103，台阶区103与布线区102分别位于显示区101的相邻两侧。阵列基板还包括显示测试电路80和多条数据线26，数据线26位于显示区101。多条数据线26沿第二方向延伸并沿第一方向排列。显示测试电路80位于台阶区103，显示测试电路80包括多个第二薄膜晶体管72、多条测试信号线82和至少一条测试控制线81。第二薄膜晶体管72包括栅极、第一极和第二极，第二薄膜晶体管72的栅极与测试控制线81电连接，第二薄膜晶体管72的第一极与测试信号线82电连接，第二薄膜晶体管72的第二极与数据线26电连接。恒压低电位线VGL与测试控制线81电连接。本发明实施例中，阵列基板还包括显示测试电路80，在进行VT测试时，通过向测试控制线81施加相应的信号来导通第二薄膜晶体管72，然后通过相应的测试控制线81将测试信号提供至对应的数据线26，从而进行VT测试。在VT测试后，即阵列基板的正常使用过程中，通过向测试控制线81施加低电平的信号来截止第二薄膜晶体管72，恒压低电位线VGL与测试控制线81电连接，由测试控制线81为恒压低电位线VGL提供第二电压。

示例性地，参考图15，显示测试电路80中的多个第二薄膜晶体管72分别为第一开关管721、第二开关管722和第三开关管723。多条测试信号线82包括第一测试信号线821、第二测试信号线822和第三测试信号线823。第一开关管721的第一极与第一测试信号线821电连接，第二开关管722的第一极与第二测试信号线822电连接，第三开关管723的第一极与第三测试信号线823电连接。

图16为本发明实施例提供的第二静电释放电路的结构示意图，参考图13和图16，阵列基板还包括位于恒压低电位线VGL远离显示区101一侧的至少一个第二静电释放电路62(图13中以一个第二静电释放电路62为例进行示意)和第二公共电极线42。第二静电释放电路62的第一端与恒压低电位线VGL电连接，第二静电释放电路62的第二端与第二公共电极线42电连接。本发明实施例中，在恒压低电位线VGL上还连接有第二静电释放电路62，第二静电释放电路62可以将恒压低电位线VGL以及保护线30上的静电传导至第二公共电极线42，防止恒压低电位线VGL以及保护线30上的静电积累。

示例性地，参考图13和图16，第二静电释放电路62包括多个第一薄膜晶体管71。结合参考图9，第一薄膜晶体管71包括栅极713、第一极711、第二极712和第二换线层232。第二换线层232通过第六过孔246与第一薄膜晶体管71的第一极711电连接，第二换线层232通过第七过孔247与第一薄膜晶体管71的栅极713电连接。第一薄膜晶体管71的第一极711与第一薄膜晶体管71的栅极713通过第二换线层232电连接。第一换线层231与第二换线层232同层，第一换线层231、第一薄膜晶体管71以及第二换线层232沿第二方向排列。本发明实施例中，保护线30还保护了第二静电释放电路62中的第二换线层232，减小了第二静电释放电路62中的第二换线层232被腐蚀造成的断路风险。

参考图10，垂直于衬底的方向，第一换线层231的厚度为W，W≥1000埃。本领域中，换线层的厚度通常为500埃至750埃，本发明实施例中，第一换线层231的厚度大于或者等于1000埃，通过增加第一换线层231的厚度，增强了第一换线层231的抗腐蚀能力。需要说明的是，增加第一换线层231的厚度的方式，可以适用于本发明各个实施例中。

图17为本发明实施例提供的另一种阵列基板的结构示意图，图18为本发明实施例提供的一种像素驱动电路的电路示意图，参考图17和图18，阵列基板还包括像素驱动电路83，像素驱动电路83位于显示区101。多个像素驱动电路83在显示区101中可以沿第一方向和第二方向阵列排布。像素驱动电路83包括第三薄膜晶体管73，第三薄膜晶体管73包括栅极、第一极和第二极，第三薄膜晶体管73的栅极与信号线21电连接。第三薄膜晶体管73为N型薄膜晶体管。本发明实施例中，信号线21与第三薄膜晶体管73的栅极电连接，第三薄膜晶体管73为N型薄膜晶体管，从而信号线21上的电信号为低电平时，N型薄膜晶体管截止，低电平为第三薄膜晶体管73的非有效电平；信号线21上的电信号为高电平时，N型薄膜晶体管导通，高电平为第三薄膜晶体管73的有效电平。由于低电平为第三薄膜晶体管73的非有效电平，信号线21上施加低电平的时间大于信号线21上施加高电平的时间，信号线21上长期施加低电平，因此尤其需要被保护线30保护。需要说明的是，信号线21上的高电平大于信号线21上的低电平，信号线21上的高电平和信号线21上的电平均为施加在信号线21上的电压，因此，信号线21上的高电平和信号线21上的电平均为第一电压。

可选地，参考图18，像素驱动电路83包括第三薄膜晶体管73、像素驱动晶体管831、电容832和发光元件EL。在像素驱动电路83工作时，信号线21输入的扫描信号控制第三薄膜晶体管73导通，数据线26输入的数据信号和电源信号端VEE输入的电压信号对电容832进行充电，并控制像素驱动晶体管831产生驱动发光元件EL的驱动电流，驱动发光元件EL发光显示。需要说明的是，本发明实施例中的发光元件EL可以为有机发光元件或者无机发光元件，本发明实施例提供的像素驱动电路83仅为一种示例，并非对本发明的限定，本发明各实施例中的阵列基板可以应用于有机发光显示面板、微发光二极管显示面板以及液晶显示面板等。

图19为图1中S3区域的放大结构示意图，参考图1和图19，多条连接线22沿第二方向延伸并沿第一方向排列。阵列基板还包括第三静电释放电路63和第四静电释放电路64，第三静电释放电路63的第一端与静电释放线50电连接，第三静电释放电路63的第二端与第一公共电极线41电连接，第三静电释放电路63可以将静电释放线50上的静电传导至第一公共电极线41，防止静电释放线50上的静电积累。第四静电释放电路64的第一端与保护线30(具体地为第二保护线32)电连接，第四静电释放电路64的第二端与第一公共电极线41电连接，第四静电释放电路64可以将保护线30上的静电传导至第一公共电极线41，防止保护线30上的静电积累。第三静电释放电路63和第四静电释放电路64的电路结构与第一静电释放电路61的电路结构类似，在此不再赘述。

可选地，参考图4和图5，垂直于衬底10的方向，与第一换线层231交叠的第一过孔241的数量大于2个，与第一换线层231交叠的第二过孔242的数量大于2个。本发明实施例中，垂直于衬底10的方向，设置至少3个第一过孔241与第一换线层231交叠，将第一换线层231与信号线21电连接。设置至少3个第二过孔242与第一换线层231交叠，将第一换线层231与第一连接线221电连接。从而增加了第一过孔241和第二过孔242的数量，即便是某一个或者两个第一过孔241处的第一换线层231被腐蚀，某一个或者两个第二过孔242处的第一换线层231被腐蚀，也能保证信号线21与第一连接线221的电连接，从而增强了第一换线层231的抗腐蚀能力。需要说明的是，增加第一过孔241和第二过孔242数量的方式，可以适用于本发明各个实施例中。

图20为本发明实施例提供的另一种阵列基板的结构示意图，图21为本发明实施例提供的另一种阵列基板的结构示意图，图22为本发明实施例提供的一种移位寄存器的电路图，参考图20-图22，阵列基板还包括栅极驱动电路84，栅极驱动电路84包括多个级联的移位寄存器841，移位寄存器841包括第四薄膜晶体管74，第四薄膜晶体管74的源极以及漏极均与第一连接线221同层，第四薄膜晶体管74的源极或者漏极与第一连接线221电连接。本发明实施例中，阵列基板还包括栅极驱动电路84，将栅极驱动电路84集成于阵列基板的周边区域，从而在实现窄边框设计的同时，有效提高显示装置的集成度，并降低其制造成本。第一连接线221的一端与第四薄膜晶体管74的源极或者漏极电连接，第一连接线221的另一端通过第一换线层231与信号线21电连接。

图23为图22中移位寄存器的工作时序图，参考图22和图23，本发明实施例提供一种移位寄存器841包括：第一晶体管M1、第二晶体管M2、第三晶体管M3(第三晶体管M3即为第四薄膜晶体管74)、第四晶体管M4、第五晶体管M5、第六晶体管M6。第一晶体管M1的栅极与第一时钟信号端CK1电连接，第一晶体管M1的源极与第一输入端IN1电连接，第一晶体管M1的漏极与第二晶体管M2的源极及第六晶体管M6的栅极电连接至N1点；第二晶体管M2的栅极与第一电平信号端VGLP电连接，第二晶体管M2的源极与第一晶体管M1的漏极及第六晶体管M6的栅极电连接至N1点，第二晶体管M2的漏极与第三晶体管M3的栅极电连接至N3点；第三晶体管M3的栅极与第二晶体管M2的漏极电连接，第三晶体管M3的源极与第二时钟信号端CK2电连接，第三晶体管M3的漏极与信号线21及第五晶体管M5的漏极电连接；第四晶体管M4的栅极与其源极电连接，且与第二输入端IN2电连接，第四晶体管M4的漏极与第五晶体管M5的栅极及第六晶体管M6的漏极电连接至N2点；第五晶体管M5的栅极与第四晶体管M4的漏极及所述第六晶体管M6的漏极电连接至N2点，第五晶体管M5的源极与第二电平信号端VGH及第六晶体管M6的源极电连接，第五晶体管M5的漏极与信号线21及第三晶体管M3的漏极电连接；第六晶体管M6的栅极与第一晶体管M1的漏极及第二晶体管M2的源极电连接，第六晶体管M6的源极与第二电平信号端VGH及第五晶体管M5的源极电连接，第六晶体管M6的漏极与第四晶体管M4的漏极及第五晶体管M5的栅极电连接至N2点。第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6均为PMOS管。

在本实施例中，第一电平信号端VGLP的输入信号为低电平信号，第二电平信号端VGH的输入信号为高电平信号，第一输入端IN1接入第一输入信号，第二输入端IN2接入第二输入信号，第一时钟信号端CK1接入第一时钟信号，第二时钟信号端CK2接入第二时钟信号，其中，第二时钟信号是第一时钟信号的反向信号。

本发明实施例提供的移位寄存器的驱动过程分为三个阶段，分别是复位阶段a，移位阶段b、关断阶段c。

复位阶段a：

第一时钟信号端CK1接入第一时钟信号，第一时钟信号为低电平脉冲信号，在复位阶段a时为低电平信号，开启第一晶体管M1；第一晶体管M1将第一输入端IN1接入的低电平信号传输至第六晶体管M6的栅极和第二晶体管M2的源极，N1点的电位为低电平，此时开启第六晶体管M6；由于第六晶体管M6的源极连接第二电平信号端VGH，第二电平信号端VGH接入第二电平信号，第二电平信号为高电平信号，即该信号电平值恒定，且电平值相对后续出现的第一电平信号的电平值高，因此第六晶体管M6将高电平信号传输至第五晶体管M5的栅极，N2点的电位为高电平，关闭第五晶体管M5，从而第五晶体管M5不影响输出值的变化；第一电平信号端VGLP接入第一电平信号，第一电平信号为低电平信号，即该信号电平值恒定，且电平值相对前述的第二电平信号的电平值低，开启第二晶体管M2；第二晶体管M2将第一晶体管M1传输的低电平信号传输至第三晶体管M3的栅极，N3点的电位为低电平，开启所述第三晶体管M3；由于第五晶体管M5不影响输出值的变化，因此信号线21的输出仅为第三晶体管M3将第二时钟信号端接入的第二时钟信号传输的值，第二时钟信号为第一时钟信号的反向信号，此时为高电平，即输出端OUT的输出也为高电平，对整个寄存器进行一个复位调整。

移位阶段b：

第一时钟信号端CK1接入第一时钟信号变为高电平，关闭第一晶体管M1，此时N1点的电位保持复位阶段a的低电平，第六晶体管M6持续开启，由于第二晶体管M2的栅极恒为低电平信号，因此第二晶体管M2持续开启，第三晶体管M3也持续开启；此时，第二时钟信号端CK2接入的第二时钟信号变为低电平，由于电路的耦合作用，N3点的电位会被拉得更低，此时的第二晶体管M2则能抑制寄生电容的漏电流过大，达到维持电路稳定的效果。同时，第二输入端IN2仍接入高电平，继续关闭第四晶体管M4，第五晶体管M5的栅极仍接入第六晶体管M6传输的第二电平信号端接入的高电平，第五晶体管M5关闭，不影响输出端的输出值，仅由第三晶体管M3将第二时钟信号端接入的低电平传输至输出端，至此，体现了移位寄存器的移位功能，即将输入端的低电平脉冲信号移了一个阶段输出。

由于本实施例的移位寄存器通常使用于栅极驱动器，其还将有一段时间的保持功能，移位寄存器需要保持较好的高电平输出，为关断阶段c：

第一时钟信号端CK1接入的第一时钟信号变为低电平，开启第一晶体管M1；第一晶体管M1将第一输入端IN1接入的高电平传输至第六晶体管M6的栅极和第二晶体管M2的源极，N1点的电位为高电平，关闭第六晶体管M6；由于第二晶体管M2的栅极恒为低电平信号，因此第二晶体管M2持续开启并将第一晶体管M1传输的高电平信号传输至第三晶体管M3的栅极，N3点的电位为高电平，关闭第三晶体管M3，第三晶体管M3不影响电路的输出；第二输入端IN2接入的第二输入信号变为低电平，开启第四晶体管M4；第四晶体管M4将低电平信号传输至第五晶体管M5的栅极，由于第六晶体管M6关闭，因此N2点的电位为低电平，开启第五晶体管M5；第五晶体管M5将第二电平信号端接入的高电平信号传输至输出端。

与第一时钟信号端CK1、第二时钟信号端CK2相连接的是时钟信号线，与第一电平信号端VGLP相连接的是恒压低电位线VGL，与第二电平信号端VGH相连接的是高电平信号线，栅极驱动电路信号线可以包括时钟信号线、低电平信号线和高电平信号线。其中，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6可以为薄膜晶体管。

示例性地，参考图21，移位寄存器841和连接线22均位于布线区102。保护线30位于布线区102与第一公共电极线41之间，保护线30包括第一保护线31和第二保护线32，第一保护线31和第二保护线32均位于布线区102与第一公共电极线41之间。

如图22所示，第四晶体管M4的栅极与第四晶体管M4的源极电连接，第四晶体管M4的漏极与第五晶体管M5的栅极电连接，第二晶体管M2的源极与第六晶体管M6的栅极电连接，第二晶体管M2的漏极与第三晶体管M3的栅极电连接。移位寄存器841中薄膜晶体管的源极或者漏极通过换线层与其本身的栅极电连接时，薄膜晶体管的源极或者漏极通过换线层与另一个薄膜晶体管的栅极电连接。保护线30还可以对移位寄存器841中的换线层进行保护。

图24为本发明实施例提供的另一种移位寄存器的电路图，图25为图24中移位寄存器的工作时序图，参考图24和图25，本发明实施例提供一种移位寄存器841包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5(第五晶体管M5即为第四薄膜晶体管74)、第六晶体管M6和第七晶体管M7。第一晶体管M1的栅极与第一输入控制端STP电连接，第一晶体管M1的源极与第二电平信号端VGH电连接，第一晶体管M1的漏极与PU节点电连接。第二晶体管M2的栅极与下一级移位寄存器驱动的信号线21(即Gn+1)电连接，第二晶体管M2的源极与PU节点电连接，第二晶体管M2的漏极与第一电平信号端VGLP电连接。第三晶体管M3的栅极与PD节点电连接，第三晶体管M3的源极与PU节点电连接，第三晶体管M3的漏极与第一电平信号端VGLP电连接。第四晶体管M4的栅极与PU节点电连接，第四晶体管M4的源极与PD节点电连接，第四晶体管M4的漏极与第一电平信号端VGLP电连接。第五晶体管M5的栅极与PU节点电连接，第五晶体管M5的源极与第二时钟信号端CK2电连接，第五晶体管M5的漏极与当前级移位寄存器驱动的信号线21(即Gn)电连接。第六晶体管M6的栅极与PD节点电连接，第六晶体管M6的源极与第五晶体管M5的漏极电连接，第六晶体管M6的漏极与第一电平信号端VGLP电连接。第七晶体管M7的栅极与第一时钟信号端CK1电连接，第七晶体管M7的源极与第五晶体管M5的漏极电连接，第七晶体管M7的漏极与第一电平信号端VGLP电连接。移位寄存器841还包括第一电容C1和第二电容C2。第一电容C1的第一极板与第二时钟信号端CK2电连接，第一电容C1的第二极板与PD节点电连接。第二电容C2的第一极板与PU节点电连接，第二电容C2的第二极板与第五晶体管M5的漏极电连接。

图26为本发明实施例提供的另一种阵列基板的结构示意图，参考图20和图26，栅极驱动电路84位于布线区102，栅极驱动电路84包括多个级联的移位寄存器841。移位寄存器841和连接线22均位于布线区102。保护线30包括第一保护线31和第二保护线32，第一保护线31位于布线区102与第一公共电极线41之间，布线区102位于第一保护线31与第二保护线32之间，第一保护线31和第二保护线32将移位寄存器841围绕起来，进一步地减弱了移位寄存器841中换线层上发生的电化学反应。

示例性地，参考图26，沿第一方向，第一保护线31位于移位寄存器841与第一公共电极线41之间。第一保护线31与第一公共电极线41之间的距离小于移位寄存器841与第一公共电极线41之间的距离，相比于移位寄存器841而言，第一保护线31与第一公共电极线41之间更容易形成电解池。第一公共电极线41作为电解池的阳极，第一保护线31作为电解池的阴极，优先在第一保护线31上发生电化学反应，减弱了移位寄存器841上发生的电化学反应，减小了移位寄存器841中换线层被腐蚀造成的断路风险。

图27为本发明实施例提供的一种液晶显示面板的剖面结构示意图，参考图27，液晶显示面板包括阵列基板110、液晶层130和对置基板120。液晶层130位于阵列基板110与对置基板120之间。液晶层130包括多个液晶分子。本发明实施例中的液晶显示面板可以包括上述实施例中的阵列基板110，从而具有上述阵列基板110的有益效果，即，减弱了第一换线层231上发生的电化学反应，减小了第一换线层231被腐蚀造成的断路风险。进一步地，提升了液晶显示面板的工作稳定性，延长了液晶显示面板的使用寿命。

图28为本发明实施例提供的一种显示装置的结构示意图，参考图28，显示装置包括上述实施例中的液晶显示面板。显示装置具体可以为手机、平板电脑、车载显示装置以及智能可穿戴设备等。

示例性地，参考图28，显示装置还包括驱动芯片IC，驱动芯片IC绑定于台阶区103。在其他实施方式中，驱动芯片IC还可以绑定于柔性电路板上。驱动芯片IC可以用于驱动上述实施例中的信号线21，驱动芯片IC可以用于驱动上述实施例中的数据线26。

图29为本发明实施例提供的另一种显示装置的结构示意图，显示装置还包括驱动芯片IC，驱动芯片IC绑定于台阶区103。驱动芯片IC驱动驱动栅极驱动电路84。结合参考图20，栅极驱动电路84中的移位寄存器841与信号线21电连接。驱动栅极驱动电路84可以用于驱动上述实施例中的信号线21。驱动芯片IC可以用于驱动上述实施例中的数据线26。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。