具体实施方式

以下将结合说明书附图和具体实施例对本发明做进一步详细说明。

RRAM(Resistive RandomAccess Memory，阻变随机存储器)是一种通过改变其自身的电阻来存储数据信息的非易失性存储器件，具有两个端口。双极性RRAM是指一类具有如下特征的RRAM，即RRAM制造完成第一次在两个端口之间施加一定的电压前，RRAM为高电阻状态，第一次施加电压的方向为正电压方向。对RRAM的两个端口之间施加一定的正电压时，RRAM的电阻降低，呈现低电阻状态；对RRAM的两个端口之间施加一定的负电压时，RRAM的电阻升高，呈现高电阻状态。断电后，双极性RRAM的电阻保持不变。

如图3所示，基于上述原理，本发明提供一种基于双极性RRAM的非易失性可配置上拉电阻网络，包括并联的n个子电路，即由子电路1至子电路n并联构成，其中，n为并联的可配置电阻数；在本发明的上拉电阻网络中包括输入端口A、输出端口B、使能端口为EN、电阻配置值端口K0至Kn、电源端口为VDD和地端口GND。

如图4所示，每个子电路包括RRAMx，RRAMx的一端与第一单元、一个PMOS晶体管相连，另一端与第二单元、一个PMOS晶体管相连；第一单元与第二单元为同构体，即结构基本相同，其均包括并联的两个限流电阻，其中一个限流电阻与一组PMOS晶体管相连，另外一个限流电阻与一组NMOS晶体管相连。一组PMOS晶体管当中的一个PMOS晶体管与使能EN、电源VDD相连，另一个PMOS晶体管与配置端口Kx相连；一组NMOS晶体管当中的一个NMOS晶体管与地GND、信号BEN相连，另一个NMOS晶体管与配置端口Kx相连。

在本实施例中，每个子电路包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第一限流电阻R1、第二限流电阻R2、第三限流电阻R3、第四限流电阻R4、第一反相器、第二反相器和RRAMx。每个子电路的端口包括电源VDD、地GND、使能EN、配置端口Kx、输入端口A、输出端口B。x为1到n的任意自然数。

第一PMOS晶体管、第二PMOS晶体管为一组连接于第一限流电阻R1的一端，第一NMOS晶体管、第二NMOS晶体管为一组连接于第二限流电阻R2的一端。第三PMOS晶体管、第四PMOS晶体管为一组连接于第三限流电阻R3的一端，第三NMOS晶体管、第四NMOS晶体管为一组连接于第四限流电阻R4的一端。

第一PMOS晶体管的漏极连接第二PMOS晶体管的源极，第一PMOS晶体管的源极连接电源VDD，第一PMOS晶体管的栅极连接信号EN，第一PMOS晶体管的体连接电源VDD。

第二PMOS晶体管的漏极连接第一限流电阻R1的一端，第二PMOS晶体管的源极连接第一PMOS晶体管的漏极，第二PMOS晶体管的栅极连接配置端口Kx，第二PMOS晶体管的体连接电源VDD。

第三PMOS晶体管的漏极连接第四PMOS晶体管的源极，第三PMOS晶体管的源极连接电源VDD，第三PMOS晶体管的栅极连接信号EN，第三PMOS晶体管的体连接电源VDD。

第四PMOS晶体管的漏极连接第三限流电阻R3的一端，第四PMOS晶体管的源极连接第三PMOS晶体管的漏极，第四PMOS晶体管的栅极连接信号BKx，第四PMOS晶体管的体连接电源VDD。

第五PMOS晶体管的漏极连接RRAMx的端口P，第五PMOS晶体管的源极和体连接端口A，第五PMOS晶体管的栅极连接信号BEN。

第六PMOS晶体管的漏极连接端口B，第六PMOS晶体管的源极和体连接RRAMx的端口Q，第六PMOS晶体管的栅极连接信号BEN。

第一NMOS晶体管的漏极连接第二NMOS晶体管的源极，第一NMOS晶体管的源极连接地GND，第一NMOS晶体管的栅极连接信号BEN，第一NMOS晶体管的体连接地GND。

第二NMOS晶体管的漏极连接第二限流电阻R2的一端，第二NMOS晶体管的源极连接第一NMOS晶体管的漏极，第二NMOS晶体管的栅极连接配置端口Kx，第二NMOS晶体管的体连接地GND。

第三NMOS晶体管的漏极连接第四NMOS晶体管的源极，第三NMOS晶体管的源极连接地GND，第三NMOS晶体管的栅极连接信号BEN，第三NMOS晶体管的体连接地GND。

第四NMOS晶体管的漏极连接第四限流电阻R4的一端，第四NMOS晶体管的源极连接第三NMOS晶体管的漏极，第四NMOS晶体管的栅极连接信号BKx，第四NMOS晶体管的体连接地GND。

第一限流电阻R1的一端连接第二PMOS晶体管的漏极，另一端连接RRAM的端口P。

第二限流电阻R2的一端连接第二NMOS晶体管的漏极，另一端连接RRAM的端口P。

第三限流电阻R3的一端连接第四PMOS晶体管的漏极，另一端连接RRAM的端口Q。

第四限流电阻R4的一端连接第四NMOS晶体管的漏极，另一端连接RRAM的端口Q。

第一反相器的输入端连接配置端口Kx，输出端连接信号BKx。输入配置Kx通过第一反相器产生反相配置信号BKx。

第二反相器的输入端连接输入使能EN，输出端连接信号BEN。输入使能EN通过第二反相器产生反相使能信号BEN。

RRAM的端口P连接第五PMOS晶体管的漏极、电阻R1的另一端和电阻R2的另一端。

RRAM的端口Q连接第六PMOS晶体管的源极和体、电阻R3的另一端和电阻R4的另一端。

在具体应用实例中，优选地，反相器电路包括一个反相器PMOS晶体管和一个反相器NMOS晶体管，如图5所示。反相器PMOS晶体管的源极和体连接电源VDD，漏极连接反相器NMOS晶体管的漏极和输出端OUT，栅极连接输入端IN。反相器NMOS晶体管的源极和体连接地GND，漏极连接PMOS晶体管的漏极和输出端OUT，栅极连接输入端IN。

在具体应用实例中，优选地，RRAMx的低电阻态阻值略大于该电阻网络所需配置的阻值。

在具体应用实例中，优选地，RRAMx的高电阻态阻值不小于低电阻态阻值的100倍。

在具体应用实例中，优选地，第一限流电阻R1、第二限流电阻R2、第三限流电阻R3、第四限流电阻R4的阻值与RRAMx低电阻态阻值的比在0.05至1之间。

本发明的非易失性可配置上拉电阻网络，在制造完成第一次写入数据前，内部各子电路的RRAM处于高电阻态，由于RRAM高电阻态电阻远大于该电阻网络所需配置的阻值，可认为该子电路从电阻网络中断开。为保证后续正确写入配置电阻，需对各子电路的RRAM进行写“1”初始化。

对子电路x的RRAMx写“1”初始化流程如下，所有子电路可同时进行初始化。x为1到n的任意自然数。

步骤S101：置输入使能EN为高电平(逻辑“1“)，置输入配置Kx为高电平(逻辑”1“)或低电平(逻辑”0“)。

步骤S 102：对电源VDD上电。此时，第一PMOS晶体管和第三PMOS晶体管截止，第一NMOS晶体管和第三NMOS晶体管截止，第五PMOS晶体管和第六PMOS晶体管导通，由于RRAMx为高电阻态，子电路x从电阻网络中断开。

步骤S 103：置输入配置Kx为高电平(逻辑”1“)。

步骤S 104：置输入使能EN为低电平，保持时间T。此时，由于EN为低电平(逻辑“0”)，则第一PMOS晶体管导通，第二PMOS晶体管截止，第一NMOS晶体管和第二NMOS晶体管导通，第三PMOS晶体管和第四PMOS晶体管导通，第三NMOS晶体管导通，第四NMOS晶体管截止，于是，RRAMx的端口P通过第二限流电阻R2接地GND，RRAM的端口Q通过第三限流电阻R3接电源VDD，RRAM从高电阻态转变为低电阻态，正电压方向为Q到P。

步骤S 105：置输入使能EN为高电平，初始化完成。此时，第一PMOS晶体管和第三PMOS晶体管截止，第一NMOS晶体管和第三NMOS晶体管截止，第五PMOS晶体管和第六PMOS晶体管导通，由于RRAM处于低电阻态，子电路x接入电阻网络。

本发明非易失性可配置上拉电阻网络的工作过程如下：

对于子电路x，如果配置信号Kx为高电平(逻辑“1”)，则当使能信号EN从高电平转为低电平并维持保持时间T期间，第一PMOS晶体管导通，第二PMOS晶体管截止，第一NMOS晶体管和第二NMOS晶体管导通，第三PMOS晶体管和第四PMOS晶体管导通，第三NMOS晶体管导通，第四NMOS晶体管截止。

RRAM的端口P通过第二限流电阻R2接地GND，RRAM的端口Q通过第三限流电阻R3接电源VDD，电压方向为Q到P，电压方向与正电压方向一致，则RRAM变为低电阻态；

接下来，使能信号EN从低电平转为高电平后，第一PMOS晶体管和第三PMOS晶体管截止，第一NMOS晶体管和第三NMOS晶体管截止，第五PMOS晶体管和第六PMOS晶体管导通，子电路x接入电阻网络。

对于子电路x，如果配置信号Kx为低电平(逻辑“0”)，则当使能信号EN从高电平转为低电平并维持保持时间T期间，第一PMOS晶体管和第二PMOS晶体管导通，第一NMOS晶体管导通，第二NMOS晶体管截止，第三PMOS晶体管导通，第四PMOS晶体管截止，第三NMOS晶体管和第四NMOS晶体管导通，于是，RRAM的端口P通过第一限流电阻R1接电源VDD，RRAM的端口Q通过第四限流电阻R4接地GND，电压方向为P到Q，电压方向与正电压方向相反，则RRAM为高电阻态，；接下来使能信号EN从低电平转为高电平后，第一PMOS晶体管和第三PMOS晶体管截止，第一NMOS晶体管和第三NMOS晶体管截止，第五PMOS晶体管和第六PMOS晶体管导通，子电路x接入电阻网络。

如果电路断电，各子电路中RRAM的电阻保持不变，上电后电阻网络仍能保持正确阻值。

使能信号EN的低电平保持时间T为保证RRAM电阻态正确转变的时间。

以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。