Sram动态阵列电源控制电路
技术领域
本发明涉及集成电路技术。
背景技术
在普通6管存储单元中，为了保证读操作的稳定性，不改变被读出单元内保存的数据，存储单元内部结点电平必须保持在反相器的翻转阈值以下，故存取管要足够“弱”；写操作时，存取管要足够“强”，才能翻转存储单元内的反相器，改变其内保存的数据。为了同时保证读稳定和写稳定，存储单元内MOS管的尺寸需要仔细选择。
由随机掺杂波动带来的阈值电压变化，加之芯片上有大量单元并且扰动也在不断增加。这一扰动影响了SRAM的读、写、保持操作的稳定性。
为了解决极易受到扰动的读、写、保持余量的问题，现有技术中，常用以下三种方法：
(1)改变传统存储单元的结构，修改为更加稳定的7管、8管结构，但是这种方法会极大的增加面积和功耗，尤其在大容量的SRAM中更为明显；
(2)增加读、写辅助电路，但是这些电路在提高单一性能的同时，会损坏电路的其他性能。比如，文献[1]提出了字线降压驱动电路，辅助读操作，但是大幅降低了单元的读电流，使得芯片性能受限；
(3)双轨供电，文献[2]提出了双轨供电电路以辅助读写操作，但是并未提出具体的电路实现；文献[3]提出了二进制编码改变单元电源的双轨供电电路，但是该电路中存储单元稳定性被降低。
参考文献：
[1]M.Yabuuchi，et al.A 45nm Low-Standby-Power Embedded SRAM withImproved Immunity Against Process and Temperature Variations.[C]//IEEEInternational Solid-State Circuits Conference2007.18.3
[2]J.Pille,et al,Implementation of the CELL Broadband Engine in a65nm SOI Technology Featuring Dual-Supply SRAM Arrays Supporting 6GHz at1.3V.[C]//IEEE International Solid-State Circuits Conference2007.18.1
[3]H.Mair,et al,A 65-nm Mobile Multimedia Applications Processor withan Adaptive Power Management Scheme to Compensate for Variations.[J]Symposiumon VLSI Circuit Digest.2007.21-5
发明内容
本发明所要解决的技术问题是，提供一种具有高稳定性和低功耗特点的 SRAM动态阵列电源控制电路。
本发明解决所述技术问题采用的技术方案是，SRAM动态阵列电源控制电路，其特征在于，包括至少一个输出电压选择器，所述输出电压选择器由电流输出端相连的第一MOS管和第二MOS管构成，其中第一MOS管的电流输入端接第一电平端VDD，第二MOS管的电流输入端接第二电平端VCC，两个MOS管的电流输出端作为输出电压选择器的输出端，与SRAM存储单元的电源线连接。
进一步的，SRAM动态阵列电源控制电路包括第一输出电压选择器、第二输出电压选择器和第三输出电压选择器，
第一输出电压选择器中，第一MOS管的栅极通过一个反相器连接第二MOS 管的栅极，第一MOS管的栅极还与第一与门的输出端连接；
第二输出电压选择器中，第一MOS管的栅极与第一与非门的输出端连接；第二MOS管的栅极第二与非门的输出端连接，
第三输出电压选择器中，第一MOS管的栅极与第三与非门的输出端连接；第二MOS管的栅极第四与非门的输出端连接，
第一与门的第一输入端接字线WL和第二与门的第二输入端，写命令输入端通过一个反相器接第一与门的第二输入端，写命令输入端还连接第二与门的第一输入端；
第二与门的输出端接第一与非门的第二输入端、第二与非门的第二输入端、第三与非门的第二输入端和第四与非门的第二输入端；
第一与非门的第一输入端、第二与非门的第一输入端、第三与非门的第一输入端和第四与非门的第一输入端分别接各自的配置点。
进一步的，所述第一MOS管和第二MOS管皆为PMOS管。
本发明提出了一种动态阵列电源控制电路。在读操作时，存储阵列电源 VCCBRAM采用高电压VDD；在写操作时，通过配置点的选择，VCCBRAM被偏置到介于VDD和低电压VCC之间的电平，既降低了存储单元内部反相器的驱动能力，又可以保证没有被选中的单元可以正常保持内部数据；在保持状态时，VCCBRAM采用VCC。并且，本发明采用了多阈值CMOS组合设计技术，使得本发明在提高性能的同时，降低了功耗。由SRAM的操作模式(读、写、保持)来决定阵列当前的电源电压，既不降低读操作的单元电流，又可以增加稳定性，减少功耗，具有很好的可移植性。
附图说明
图1是本发明的实施例1的电路图。
图2是本发明的时序图。
图3是VCCBRAM的可配置电压示意图。
图4是本发明的实施例2的电路图。
图5是本发明的实施例3的电路图。
图6是本发明的实施例4的电路图。
具体实施方式
实施例1
图1示出了两个存储单元101和102的连接关系以及层次结构。每个储存单元保存一位数据，连接相应的互补位线。单元101对应位线119(BL<0>)、120 (BLN<0>)；单元102对应位线121(BL<n>)、122(BLN<n>)。示意图中所画出的存储单元表示任意个与101，102一样的单元。一条字线上连接的存储单元数量表示一个字有几个字节(图中所示为n+1个)，不影响电路实现。
每个存储单元包含一对存取管用来读出或写入数据，以及由四个MOS管组成的一对交叉耦合的反相器，用来保持数据。在单元101中，这四个MOS管分别是晶体管103、104、105、106；在单元102中，这四个MOS管分别是晶体管 109、110、111、112。以单元101为例说明：晶体管103(PMOS)器件和晶体管104(NMOS)组成了第一个反相器，晶体管105(PMOS)器件和晶体管106 (NMOS)组成了第二个反相器。两个反相器输入和输出相连，构成锁存的结构。锁存结构内部的结点分别命名为Q、QB，内部连接线分别命名115、116。如图中所示，单元102有类似的结构。每个存储单元中都有一对连接内部结点和位线的存取管，在单元101中，这对MOS管为晶体管107、108；在单元102中，这对MOS管分别是晶体管113、114。存取管107、108、113、114的栅端连接至标记为147的共用字线WL。
存储单元中反相器的PMOS管源端并未采用传统存储单元的方式一直连接至供电电压VDD(图中标记为130)，而是连接到一个特殊的电压VCCBRAM，图中标记为123。为了防止衬偏效应，所有MOS管的衬底均连接至各自的源端电压。
器件132为反相器，其输入为标记为146的WRITE信号(写命令输入端)，其输出和字线WL信号一起作为输入连接至第一与门133。第一与门133的输出端140连接至晶体管124(第一MOS管)的栅端和反相器134的输入端。晶体管124的源端连接至低电压VCC，图中标记为131；晶体管125(第二MOS管) 的源端连接至高电压VDD，栅端连接至反相器134的输出141。写命令WRITE 和WL的信号输入至第二与门135。4个与非门器件(136、137、138、139)和与门135的输出端连接，分别具有配置点OE0、OE1、OE2、OE3，输出分别连接至晶体管126、127、128、129的栅端。晶体管126和128的源端连接至VCC；晶体管127和129的源端连接至VDD。通过选择不同的配置OE[0:3]，可以改变连接至VCC或VDD的晶体管的数量，从而使得VCCBRAM被偏置到VDD和VCC之间的电平，以下称连接至VDD的PMOS管为PVDD，连接至VCC的PMOS管为PVCC。
读操作时，两条位线最初都浮空在高电平上，WL升高，WRITE信号保持低电平，晶体管125导通，VCCBRAM连接至VDD。不失一般性，假设Q最初为0，因而QB最初为1。以单元101为例说明：当WL升高后，晶体管104通过晶体管107下拉位线BL<0>。与此同时，Q点电压由于晶体管107注入的电流而趋于升高，但该升高的电压不足以使得由晶体管105和106组成的第二个反相器翻转。
保持操作时，WL和WRITE信号均保持低电平，与门133输出低电平，故晶体管124导通，VCCBRAM连接至VCC。
写操作时，WL和WRITE信号均升高，与门133输出低电平，故晶体管124 导通，连接至VCC；同时，与门135输出高电平，故OE配置点为高的与非门输出低电平，对应的PMOS导通。通过改变配置点，PVDD和PVCC的栅宽比发生变化。从VDD流向VCC的电流根据其跨导比，可以将VCCBRAM偏置在VDD和VCC之间的九个电压值。虽然栅宽比为[0:3]、[0:2]、[0:1]时，VCCBRAM电压值相同，但是能为阵列提供的电流大小不同，要根据实测情况调整OE配置，栅宽比为[1：1]、[2:2]时同理。
在传统结构中，如果一根位线要写入大量的单元中，位线驱动将无法提供所需的电流。而且，由于电压降，电流密度等限制，大量的单元翻转所需电流会超出电源地能提供的极值。降低VCCBRAM的电压可以达到以下两个目的：首先，可以让存储单元内弱存取管轻易地将反相器翻转；其次，可以显著减少改变一个存储单元的值所需的瞬态电流。当VCCBRAM的电压低于反相器中NMOS和PMOS 的阈值电压时，单元翻转将变得异常容易。但是为了防止其他单元受到干扰而错误翻转，本发明在写操作时，晶体管124固定连接至VCC。
多阈值管CMOS组合设计：
逻辑门133、134、136、137、138、139的NMOS管采用低阈值管，以加快 PVDD和PVCC(均为低阈值管)导通；而其内PMOS管则采用高阈值管以减小漏流；同时，阵列电路中所有存储单元均采用高阈值管以降低功耗。
大多数工艺采用两倍或三倍氧化层厚度来改变阈值，本发明的工艺采用阈值拉偏，即调整工艺器件沟道离子注入浓度的方式，改变阈值。
图2示出了配置信号OE[0：3]＝0100时电路的读、写、保持操作时序图。
0～t1时间段内，电路处于保持状态，此时只有晶体管124导通，VCCBRAM为低电压VCC；t1时，写使能WRITE变为高电平，但是由于字线WL尚未打开，故VCCBRAM仍然保持低电压VCC；
t2时，字线WL变为高电平，此时BL线为高电平，电路进入写“1”操作，晶体管124仍然维持导通状态，且OE1对应的晶体管143此时进入导通状态，故阵列电源VCCBRAM电压为VDD和VCC的中间电平反相器相对较“弱”，数据成功通过存取管写入，QB点电压下降至0，Q点电压上升至此时的存储单元的高电平
t3时，WL关闭，晶体管143进入截止状态，此时只有晶体管124与VCC相连，VCCBRAM下降至低电压VCC；
t4时WL再次打开，此时BL线为低电平，电路进入写“0”操作，晶体管 124和143处于导通状态，VCCBRAM为反相器相对较“弱”，数据成功通过存取管写入，Q点电压下降至0，QB点电压上升至此时的存储单元高电平
t5时，字线WL关断，晶体管143进入截止状态，此时只有晶体管124与 VCC相连，VCCBRAM下降至低电压VCC；
t6时，WRITE信号关闭，电路进入保持状态，仍然只有晶体管124导通， VCCBRAM保持低电压VCC；随后两条位线BL、BLN进入预充电状态，均升高为 VDD电压；
t7时，WL打开，WRITE仍处于关断状态，晶体管124关闭，反相器134 输出低电平，晶体管125被打开，VCCBRAM连接至VDD，电路进入读状态，同时， QB上存储的高电平，由保持阶段的上升至VDD。Q上存储的低电平“0”读到位线BL上，BL下降至0，QB上存储的高电平读出到位线BLN上， BLN保持VDD电压。
以本操作为例，采用本发明的电路平均功耗较采用传统单轨供电的电路平均功耗下降10.2％，可见虽然电源供电部分大多采用低阈值管，但配合使用的高阈值管可以控制功耗的增加。
由于存取管的“强”“弱”不再影响写操作，故存取管的尺寸可以做的足够小，从而提供更大的读操作余量，并且可以减少一根字线上的寄生电容，加快存储单元的反应速度。
图3所示为本发明中VCCBRAM的可配置电压，虽然PVDD和PVCC的栅端、衬底偏置电压不同，但是VCCBRAM几乎正比于栅宽比。由于VCCBRAM是由并联的 PMOS管栅宽比所决定，故电压不受系统变化的影响。
实施例2
参见图4所示电路，只有在写操作时，即WL和WRITE信号均为高电平时，阵列电源下降为低电压VCC，而在保持和读操作时，阵列电源为VDD。
实施例3
参见图5，其为电路的另一种实现方式，其区别在于，在写操作时，电路阵列电源浮空，写操作变得十分容易，但是，这种实现方式使得存储单元的内部结点极易受到其他信号的扰动，而导致错误翻转。
实施例4
参见图6，在任何操作下，都可以根据测试结果自配置阵列电源大小，与所示电路的区别在于没法固定读操作和保持操作的阵列电源。建议使用所示电路，读操作和保持操作的电压固定，可以防止出现误操作。
本发明原理亦可应用于改变字线电压大小来保证操作的正确性，在此不再详述。
