一种高效编解码规则实现plc高速差分背板总线的方法
技术领域
本发明涉及工业自动化
技术领域
，具体是一种高效编解码规则实现PLC高速差分背板总线的方法。背景技术
PLC和分布式IO广泛应用于冶金、汽车、电力、石化、环保、智慧农业等各个行业。背板总线是PLC和分布式IO的一项极为关键的技术，通过背板总线，用户可以根据实际项目需要灵活配置IO模块。
传统背板总线采用SPI技术，该技术传输速率较低，并且在一些干扰比较大的应用场景，背板总线容易受到干扰，导致 IO模块异常。
发明内容
本发明的目的在于提供一种高效编解码规则实现PLC高速差分背板总线的方法，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：
一种高效编解码规则实现PLC高速差分背板总线的方法，包含以下步骤：
步骤1、PLC背板总线采用LVDS差分数据线进行数据帧的传输；
步骤2、数据帧添加CRC32校验码；
步骤3、对数据帧中的数据进行8B/10B编码之后再进行底层数据传输；
步骤4、PLC对接收到的数据帧进行CRC32校验，只有在数据校验通过的情况下，数据帧才会被接收，否则数据会被丢弃。
作为本发明的进一步技术方案：所述数据帧由同步头，K码，业务数据和CRC32校验码构成。
作为本发明的进一步技术方案：所述K码用于标识数据帧的起始和结束。
作为本发明的进一步技术方案：LVDS差分数据线为背板总线提供40M的传输速率。
作为本发明的进一步技术方案：LVDS差分数据接收和发送，均由FPGA内部电路实现。
作为本发明的进一步技术方案：步骤3能够使在差分线上传输的电平不会出现连续超过5个时钟周期的”1”或者”0”。
作为本发明的进一步技术方案：所述LVDS差分数据线为背板总线提供40M的传输速率。
与现有技术相比，本发明的有益效果是：本发明采用该技术的高速背板总线，为PLC或者分布式IO提供了扩展高速低延时IO模块的方法。并且可以稳定可靠应用于一些恶劣干扰环境下面。
附图说明
图1为LVDS差分电路图；
图2为数据帧结构图；
图3为数据传输物理层链路图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1：请参阅图1-3，一种高效编解码规则实现PLC高速差分背板总线的方法，包含以下步骤：
步骤1、PLC背板总线采用LVDS差分数据线进行数据帧的传输；VDS差分数据线为背板总线提供40M的传输速率，是传统背板总线传输速率的10倍；其中，数据帧由同步头，K码，业务数据和CRC32校验码构成，其中K码用于标识数据帧的起始和结束，数据帧如图2所示；
步骤2、数据帧添加CRC32校验码；
步骤3、对数据帧中的数据进行8B/10B编码之后再进行底层数据传输；使在差分线上传输的电平不会出现连续超过5个时钟周期的”1”或者”0”，极大提高背板总线的抗干扰能力；
步骤4、PLC对接收到的数据帧进行CRC32校验，只有在数据校验通过的情况下，数据帧才会被接收，否则数据会被丢弃。
实施例2：在实施例1的基础上，LVDS差分数据接收和发送，均由FPGA内部电路实现，不用外围扩展相关电路，这样既节省了成本，降低了系统功耗，又减小了系统的故障概率，LVDS差分电路如图1所示。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
